高效能數位訊號處理器之架構設計與模擬

Abstract

超長指令字元(VLIW)處理器採用靜態的指令排程而擁有可預估且固定的執行時間，非常適合使用於高效能、並有即時性處理的數位訊號處理應用。但其有兩個主要的缺點，其一是指數成長的暫存器組複雜度，另一則是其低指令密度(code density)。這兩個缺點阻礙處理器整合更多的運算單元以提升更高的指令發出(issue)率。這篇論文提出一項新穎的環狀暫存器組。在擁有N個平行的運算單元的處理器中，它將集中型的暫存器組劃分成2N個小區塊及一個N×N的連結網路，其中每個小區塊僅需與單一運算單元相連所需的連接埠。另外，我們提出一項階層式超長指令字元編碼方法，將類似精簡指令集(RISC)中的指令字元依需要做長短不一的編碼，同時我們也將所有的NOP指令字元從編碼中移除。我們將所提出的四向超長指令字元數位訊號處理器連同32KB的資料及指令記憶體以1P4M 0.35um CMOS製程作初步的實現。晶片面積為9mm×9mm，而最高工作時脈為71.43MHz。我們的模擬結果顯示環狀暫存器組可節省91.88%的晶片面積及77.35%的存取時間，而其指令集架構擁有與市面上高效能數位訊號處理器可比擬的效能。階層式超長指令字元編碼可減少32% ~ 50%程式碼記憶體。