利用演算法轉換改善多重電壓排程器於低功率數位訊號處理應用之研究

Abstract

在今日強調低成本、高效率的SoC時代，系統將漸漸被整合到晶片之中，故晶片功率消耗多寡的問題將愈趨受到重視。從功率消耗的觀點來說，工作電壓對功率消耗有平方倍的正比影響，是所有影響功率消耗的參數中最重要的一個，因此多重電壓式的電路實現愈來愈受重視，而其相關研究主要皆著眼於如何排程多重電壓工作單元。現行多重電壓元件排程法的研究重點在於“如何適當地安排所有工作，使得排程能有足夠的時間可用低電壓工作的元件取代原來高電壓工作的元件，卻不會違反系統的時序要求”。本論文利用演算法轉換之技術針對DSP應用提出新的多重電壓排程法來改善功率消耗結果，理論上，本論文所用之數學代數轉換法 (Algebraic Transformation) 和時序規劃 (Retiming) 可明顯增加排程工作之閒置時間以供低電壓運算元件使用。根據實驗結果，證明此新演算法的排程效果比現有的多重電壓排程法有更好的低功率效果，以3階IIR為例，可節省37%的功率消耗。

The thesis proposes a multi-voltage scheduling methodology for low power DSP applications using algorithm transformation techniques. We present a scheduling algorithm constrained by resource and latency to minimize power/energy consumption. In the proposed algorithm, mobility is the key to create room for assigning non-critical nodes in FSFG onto low voltage components; thus, the multi-voltage scheduling can save the power dissipation as much as possible. The method we used to increase mobility is arithmetic distributivity and retiming technique. As the result of scheduling, the proposed scheduling methodology achieves significant power/energy reduction. In the case of third order IIR filter, the average power reduction can be 37% comparing with normal 5v scheduling.