低功率計算機設計

Abstract

計算機的發展，隨著使用者需求的增加與各種應用的多元化，使得設計上越趨複 雜，晶片內單位面積的電晶體數量也因此快速增加。近年來，不論從散熱問題面或可攜 式產品的需求面來看，低功率技術的開發均為重要的產業發展方向。本計畫擬以三年為 期，由計算機架構的角度出發，探討相關的低功率設計技術。 本計畫提案的研究內容將以低功率、低耗能且兼顧效能為目的，依動態分支預測、 匯流排系統、及快取記憶體等三大方向規劃各研究課題，概述如下： .. 動態分支預測方面：著重於消除無意義的動態分支預測器之存取、分支標的緩衝器 (Branch Target Buffer, BTB)之動態電源管理技術、以及BTB 與快取記憶體 (Instruction Cache)之整合低功率技術等相關議題。 .. 匯流排系統方面：著重於各類位址、指令、及資料在Full-width Bus 與Narrow Bus 上的編碼技術開發。 .. 快取記憶體方面：著重於迴圈緩衝器(Loop Buffer)之低耗能設計以及L1 Cache 與 L2 Cache 之動態電源管理技術。 本研究計劃符合國科會資訊學門之「前瞻性系統單晶片架構」重點規劃主題中的「低 耗能設計」研究課題，為目前產學研究的重要發展趨勢。基於本研究團隊對計算機架構 及低功率技術的既有研究基礎，期望能將之應用於開發上述低耗能關鍵技術，以對我國 低功率計算機技術的設計開發能力及經濟利益有所助益，並培育相關領域所需之人才。