以智財單元為基系統晶片設計之測試與可測試設計技術研究(II)

Abstract

SOC 之驗證測試為一極端困難複雜之問題，尤其在深次微米技術下一些新的 現象使得原本測試方法需要新的考量。本計畫係一研究SOC 測試及可測試性設計 三年計畫之第三年計畫。在深次微米SOC 測試之下列問題，作一深入探討研究: 一、 延遲障礙與串音障礙測試之新方法與可測試性研究，特別是(1)研究 發展出一利用inertia delay test 來測試串音障礙測試方法; (2) 在 P1500 環境下利用Oscillation ring test 方法診斷SOC interconnect 延 遲障礙與串音障礙；(3) 發展出一個考慮Oscillation ring 測試架構 下提高可測試性與良率之多層次繞線系統。 二、 對掃瞄測試：(1) 提出一類似記憶體形式之低功耗掃瞄測試結構；(2) 提出一混合形式之高效率掃瞄測試方法與架構。 三、 類比與混合信號線路之測試，特別是: (1)提出一個能有自我診斷能 力之Delta-Sigma Modulator 架構；(2) 研究一個利用以3、4、5 為 基之Fast Fourier Transformation 演算法與架構，以增加FFT 之計算 速率。