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dc.contributor.author吳介琮en_US
dc.contributor.authorWU JIEH-TSORNGen_US
dc.date.accessioned2014-12-13T10:30:33Z-
dc.date.available2014-12-13T10:30:33Z-
dc.date.issued2005en_US
dc.identifier.govdocNSC94-2215-E009-045zh_TW
dc.identifier.urihttp://hdl.handle.net/11536/90327-
dc.identifier.urihttps://www.grb.gov.tw/search/planDetail?id=1143939&docId=219392en_US
dc.description.abstract本計畫在研究奈米 CMOS 積體電路中的高性能類比數位轉換及數位類比轉換技術。奈米級的 MOS 電晶體有面積小、速度快的優點,及耐壓低、增益小的缺點。主要關鍵是如何利用優點來彌補缺點並提升系統功能。而本計畫則是利用數位電路來彌補並提升類比電路的功能。 以比較器為主的 Flash架構可設計出最高速的類比數位轉換器(ADC)。本計畫將會設計一個 6-Bit 2-GS/s Flash ADC。其中新型的比較器設計可以降低功率消耗。Subranging 架構是 Flash 架構的變形,可用來設計較高解析度的 ADC,但會犧牲速度。本計畫將會設計一個 10-Bit 1-GS/s Subranging ADC。以線性放大器為主的 Pipelined 架構,可用來設計高解析度 ADC。但是因為使用了線性放大器,速度會較慢。本計畫將會設計一個 14-Bit 200-MS/s Pipelined ADC。而元件的不匹配問題將以數位訊號處理的方式解決。另外,Time-Interleaved (TI) 的架構可用來提升整體的取樣頻率。而 TI 架構中有關 Gain、Offset、Phase 不匹配的問題,本計畫將提出數位訊號處理的解決方式。本計畫將利用前述的 6-Bit Flash ADC 來組合一個 8-channel 6-Bit 16-GS/s TI ADC。 在數位類比轉換器(DAC)部分,本計畫將以 Current-Switching 架構為主。在高速的 DAC 中,Current-Switch 元件會是電路設計的重點。本計畫將會設計一個 6-Bit 4-GS/s 及一個 6-Bit 8-GS/s的 DAC。若要提升解析度,則必須解決元件的不匹配問題,而電路會因此趨於複雜並速度減緩。本計畫將會設計一個 14-Bit 500-MS/s DAC,並且以數位訊號處理的方式解決元件匹配問題。 無論是 ADC 或是 DAC 都需要有相對頻率及相對相位精確度的時脈產生器。本計畫將會設計一個用於 8-channel 6-Bit 16-GS/s TI ADC 的時脈產生器。其共有 8 組相位不同的輸出,頻率可達 2 GHz,並且可以微調相位。在高解析度方面,如何量測並降低時脈抖動會是研究重點。本計畫將設計 200 MHz 到 500 MHz 的低抖動時脈產生器。 本計畫所設計的電路皆會以 130 nm 或 90 nm 的 CMOS 製作成晶片並加以量測,以驗證所發展的技術的可行性。zh_TW
dc.description.sponsorship行政院國家科學委員會zh_TW
dc.language.isozh_TWen_US
dc.subject類比數位轉換zh_TW
dc.subject數位類比轉換zh_TW
dc.subject混合訊號式積體電路zh_TW
dc.subject奈米 CMOSzh_TW
dc.title奈米CMOS之前瞻射頻類比電路設計-子計畫六:奈米CMOS積體電路之類比數位轉換技術(I)zh_TW
dc.titleA/D Conversion Techniques for Nano-Scale CMOS ICs(I)en_US
dc.typePlanen_US
dc.contributor.department交通大學電子工程系zh_TW
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