應用於數位電視的雙模視訊解碼器(I)

Abstract

隨著數位電視的來臨， 將帶給全人類視訊娛樂史上的大躍進， 就像黑白電 視進步到彩色電視ㄧ 般。本研究將針對數位電視發展當中一項重要的核心 」 視訊解碼單元」 ， 提出一個完美的整合性解決方案， 同時解決不同解碼 標準的環境變異。MPEG-2 是傳統數位電視的視訊解碼標準， 但是為了擴 展數位電視的市場， 頻寬的需求ㄧ 直是難以解決的議題。因此在最新的壓 縮標準H.264 被提出之後， 開始挑戰傳統MPEG-2 的壓縮標準。而本研究 計畫將前瞻性的探討並加以實現兩大視訊解碼單元的整合， 以符合標準制 定緩慢以及多標準帶來的負擔， 並且以此實現的雙模解碼單元成為下ㄧ 代 數位電視的無形推手。此外， 為了在傳輸的過程中得到一定的視訊品質， 一個具有錯誤更正或回復能力的視訊解碼器是很重要的。本計劃將提出ㄧ 套顛覆傳統的解碼模式， 而採用聯合的訊源及通道解碼， 一來不增加任何 節目傳送者的任何負擔， 二來也可以完全符合目前標準的視訊解碼， 同時 亦能夠提升一定的視訊品質。如此能夠在視覺效果及傳輸的頻寬上取得一 個最佳的平衡點。此外我們也將配合一個後處理機制， 再將剩餘的錯誤效 應降到最低， 以讓最後端的畫面觀賞者， 能夠得到最佳的視覺品質。由於 新ㄧ 代的壓縮標準H.264 比起傳統的MPEG-2 變得複雜許多，因此在功率 的消耗上將會變的極為可觀， 考量在手持式的數位電視應用， 由於有限的 電池壽命以及工作的待機時間， 使得低功率的視訊解碼單元成為未來的一 項趨勢。因此本計劃將從演算法一直到硬體架構上， 甚至在製程上大大的 降低視訊解碼所消耗的功率，預期讓雙模視訊解碼的消耗功率比起現有的 任何解決方案還要低。因此本計畫將提出ㄧ 個非常有效率的記憶體控制單 元及功率控制單元， 大大的來降低實體的功率消耗。而本計劃將所實現的 雙模解碼單元應用在FPGA 的發展平台來做實體驗証， 利用IEEE1394 的 高速傳輸介面與電腦做即時的互動與連結，讓視訊解碼器做即時的解碼驗 證， 並且在驗證無誤之後， 透過0.13um 製程廠的晶片製作， 以達到最後 雙模單晶片的實體成果， 並且將它應用在目前數位電視的整合系統當中。