超低耗能可測試性設計類比數位轉換器(I)

Abstract

如何提高速度與降低耗能一直是電路設計工程追求的目標。隨著晶片製造技術的進 步，近年以來，電路處理速度已有顯著的提升。例如通用處理器已可操作在3GHz 以上 的速度。然而，對於許多的應用，例如生物信號感測系統而言，電路處理速度並非主要 考慮，電路耗能才是最重要的考量。以野生動物偵搜應用為例，常見的方式是在動物身 上裝設無線電發射器以利追蹤。由於更換電池不易，發射器電路的低耗能更顯重要。總 計畫-永續操作智慧型微感測系統就有這樣的要求。 類比數位轉換器對總計畫-永續操作智慧型微感測系統而言，是一個關鍵性電路， 整個系統的準確度由本類比數位轉換器所決定，再加上類比信號非常微弱，易受外界環 境雜訊甚至於信號藕合的干擾，使得此類比電路成為是系統上最為脆弱的部份。 由於目標系統電源由微機電架構供應，其所能提供的電能十分有限，因此需要發展 特殊的電路設計技巧，以節省耗能。在降低數位電路的耗能上，已有許多的研究成果發 表。另一方面，如何降低類比電路的耗能，仍是一個尚待開發的研究題目。就架構上而 言不同的類比數位轉換器架構對相同的解析度而言，有不同的耗能表現，值得我們進行 詳細的分析。就電路設計而言，傳統的電路設計技巧可能無法達成超低耗能的目標。一 個可能的解決方案是使電晶體工作在次截止 (Sub-threshold) 電壓區。 在超低耗能類比電路中，由於信號受低電壓源的限制，其雜散效應分離與雜訊壓抑 均非易事。任何測試環境的負載都會嚴重影響其操作特性，加入全數位可測試設計以解 決環境雜訊干擾乃勢在必行。由於類比電路的全數位化可測試架構的設計仍屬啟蒙階 段，目前為止尚無系統化之設計方法可循，是一個頗具挑戰性的研究題目。 本計畫要提出的是發展新的超低耗能電路設計技巧與全數位化類比可測試架構，實 現一個至少具備八位元解析度，工作在一伏特，且僅消耗三十微瓦的超低耗能全數位化 可測試類比數位轉換器，並整合於目標系統之中。