新式元件結構奈米微晶粒記憶體(I)

Abstract

本計劃為三年計劃，目的是新式元件結構奈米微晶粒記憶體奈米元件的製程。 在單晶矽鍺/鍺/形變矽薄膜與高介電常數材料方面，由於元件尺寸的不斷縮微，閘極氧化 層的厚度也必須隨之減少。然而閘極氧化層變薄，隨之而來的高閘極漏電流會使電晶體的特 性變差，元件消耗的功率變大。我們提出的計畫裡，使用高介電材料：氧化鉿、氧化銫的特 性讓元件在相同的電流驅動能力下，擁有較厚的物理閘極介電層，避免介電層太薄所產生的 穿隧效應與漏電流，能有效的減少閘極漏電流。 在以矽鍺/鍺/形變矽薄膜為通道金氧半場效電晶體的方面，為了增加積體電路之速度，金 氧半場效電晶體使用矽鍺/鍺/形變矽薄膜來增加元件速度、載子遷移率。然而在矽鍺/鍺/形變 矽薄膜與高介電常數材料的接面，會產生介面缺陷、磁滯效應等問題，我們將研究如何減少 產生介面缺陷、磁滯效應以提高元件效能。 新穎的金氧半場效電晶體製作方面，整合奈米晶體微粒與超薄矽基板之技術開發單電電 晶體奈米記憶體元件，增加元件的密度，提高元件速度與效能，將會是我們在本計畫中研究 的方向之一。 在我們的計畫中，第一年主要研究沉積單晶矽鍺/鍺/形變矽薄膜與高介電常數材料製作 金氧半場效電容元件。第二年則整合金氧半場效電容最佳化條件的成果完成金氧半場效電 晶體，並對各部分之可靠度作量測及分析。第三年主要是建立一個最佳化的製程以供新穎 之奈米元件結構所使用，並且分析在新穎的金氧半場效電晶體元件上之物性及電性分析與 探討，並對各部分之可靠度作量測及分析。