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學術出版;;Publications

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收集所有交通大學研究人員與學生個人或團體所發表之各項學術著作，涵蓋期刊論文、教師專書、學位論文等項。;;Collections of Publications of NCTU Researchers and Students Like Journal Papers and Thesis.

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🏛️國立陽明交通大學機構典藏

Author: search.filters.author.Chung Steve S

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    Item type:Item,
    低功耗互補式穿隧場效電晶體的設計與製作 (I)
    (2016)
    莊紹勳
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    Chung Steve S
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    國立交通大學電子工程學系及電子研究所
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    Item type:Item,
    高性能先進三維閘極CMOS應變元件設計-元件至電路的考量( III )
    (2015)
    莊紹勳
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    Chung Steve S
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    國立交通大學電子工程學系及電子研究所
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    Item type:Item,
    低功耗互補式穿隧場效電晶體的設計與製作 (I)
    (2015)
    莊紹勳
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    Chung Steve S
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    國立交通大學電子工程學系及電子研究所
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    Item type:Item,
    張力型矽鍺奈米CMOS元件通道工程及可靠性關鍵問題研究(III)
    (2007)
    莊紹勳
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    Chung Steve S
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    國立交通大學電子工程學系及電子研究所
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    Item type:Item,
    高速操作及高資料保存特性SONOS型式快閃記憶體之研究
    (2008)
    莊紹勳
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    Chung Steve S
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    國立交通大學電子工程學系及電子研究所
    傳統的浮動閘極(floating gate) 快閃式記憶體，受限於資料保存(data retention)問 題，穿隧氧化層(tunnel oxide)無法繼續微縮，SONOS 則具有可微縮性(scalability)、可以 有較佳的資料保存、低電壓操作、適合箝入式(embedded)設計等優點。SONOS 結構快 閃式記憶體的研究，在國內研究則相當缺乏，本計劃著眼於此，規劃三年時程的研究計 劃，建立一套完整的SONOS Flash cell 架構，嘗試利用Nitride 介電層及金屬化合物電荷 儲存層(charge storage)結構的SONOS-type 快閃式記憶體，以達到同時可以高速操作及較 佳資料保存(dada retention)特性等優點，建立相關製程模組，並探討其漏電流機制及可 靠性的分析方法。 本計劃預期完成的工作有： 第一年計劃工作的執行，我們將更改傳統 SONOS 中ONO layer 的設計，將ONO layer 改為Nitride 介電層/金屬化合物/Nitride(NMN)結構，以期達到可以高速操作、具高可靠 性、較佳data retention 的SONOS 快閃式記憶體元件設計。主要工作包含：建立high-k nitride 做為tunnel oxide、成長高可靠性低漏電流tunnel oxide 技術、開發metal-storage node 材料，建立相關製程模組，以及各種不同tunnel nitride 結構、storage node 的各項 性能(performance)及可靠性的研究。 第二年主要是延續第一年的元件製作及各種操作模式，完成具體的可靠性評估，包含： Cell Endurance、Data retention 等的可靠性量測，元件在P/E cycling 以後，tunnel oxide 所造成氧化層傷害的可靠性量測方法研究及各項leakage current 模型建立，依第一年完 成的不同的tunnel nitride、blocking nitride 厚度條件sample，研究出scaling 的設計準則。 最後一年則是利用 metal-NC 技術取代前一年的電荷儲存層於SONOS cell 的製作，期能 達到更好的data retention 的目標及操作速度、operation window、可靠性等的評估，建立 一套利用metal-NC 技術於SONOS cell 製程與元件的設計準則。 最後成果預期可以有世界級水準的論文發表，研究成果更可做為產業界下一世代快閃記 憶體的重要參考。
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    混合基片奈米CMOS元件技術中各種應力效應對傳輸特性及可靠性影響的研究
    (2008)
    莊紹勳
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    Chung Steve S
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    國立交通大學電子工程學系及電子研究所
    為了克服CMOS 元件的微縮極限，90 奈米以下的CMOS 技術上，運用各種應力來增 強通道載子移動率，可以大幅提昇驅動電流大小。這種應力結構，其有效的方法分為 二類，其一是單向應力(uniaxial strain)，屬於一維的形變，以利用製程為之；另一則是 biaxial strain，屬二維的形變，最普遍的方法是將矽通道層長在矽鍺層(SiGe)上面。我 們最近的研究發現，載子移動率提昇越多，元件可靠性將越差，uniaxial strain 或biaxial strain 對電流的提昇，則有不同的效果。本計劃的目的有二：其一是探討各種不同strain 對元件電流提昇的影響，該類元件的彈道傳輸(ballistic transport)特性，另一則是傳輸特 性與可靠性間的關係，以獲致高元件性能及高可靠性的最佳化設計。 本計劃為期三年。第一年目標是研製各種strain(即uniaixal strain、biaxial 及二者組合的 multiple-stressor)的nMOS 元件，進而探討其傳輸特性的量測方法研究。首先，我們須 設計製作超薄閘氧化層(100)-surface nMOS 元件一批，採用不同的strain 方式。其次， 量化元件傳輸特性的主要參數(transport parameter)（入射速度及反射係數），以建立傳 輸特性參數，並且探討該參數與可靠性受應力影響的程度。 第二年計劃，我們將採用不同的strain 結構於pMOS 元件的製作。運用第一年的研究 方式，首先，我們需設計製作各種strain 結構(110)-surface pMOSFET 元件，延續第一 年的transport 理論，實驗計算transport 參數，可靠性量測，尤其探討pMOS 可靠性的 關鍵，即負偏壓不穩特性(NBTI)可靠性。最後則研究應力對於傳輸特性參數及元件可 靠性的影響。探討何種應力結構有較佳的傳輸參數及優異的可靠性。 第三年計劃，運用前二年製作的元件，探討multiple-stressor 元件的傳輸參數及可靠性 建立transport 參數及可靠性的技術藍圖(technology roadmap)，nMOS 與pMOS 元件的 性能與可靠性設計準則及roadmap。這二項成果可以提供未來ITRS roadmap 討論時參 考。將有助於建立下一世代奈米CMOS 元件採用混合式基片(hybrid substrate) CMOS 技術時，strain 結構CMOS 元件的最佳設計準則。
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    Item type:Item,
    下一世代高性能及高可靠性的N通道MOS元件設計及量測技術探討
    (2009)
    莊紹勳
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    Chung Steve S
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    國立交通大學電子工程學系及電子研究所
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    Item type:Item,
    利用氘化及氮化處理製備高可靠性薄閘氧化層深次微米NMOS元件
    (2000)
    莊紹勳
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    Chung Steve S
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    交通大學電子工程系
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    Item type:Item,
    用於快閃式記憶元件及電路性能與可靠性模擬的元件模式
    (2000)
    莊紹勳
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    Chung Steve S
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    交通大學電子工程系
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    Item type:Item,
    混合基片奈米CMOS元件技術中各種應力效應對傳輸特性及可靠性影響的研究
    (2009)
    莊紹勳
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    Chung Steve S
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    國立交通大學電子工程學系及電子研究所
    為了克服CMOS 元件的微縮極限，90 奈米以下的CMOS 技術上，運用各種應力來增 強通道載子移動率，可以大幅提昇驅動電流大小。這種應力結構，其有效的方法分為 二類，其一是單向應力(uniaxial strain)，屬於一維的形變，以利用製程為之；另一則是 biaxial strain，屬二維的形變，最普遍的方法是將矽通道層長在矽鍺層(SiGe)上面。我 們最近的研究發現，載子移動率提昇越多，元件可靠性將越差，uniaxial strain 或biaxial strain 對電流的提昇，則有不同的效果。本計劃的目的有二：其一是探討各種不同strain 對元件電流提昇的影響，該類元件的彈道傳輸(ballistic transport)特性，另一則是傳輸特 性與可靠性間的關係，以獲致高元件性能及高可靠性的最佳化設計。 本計劃為期三年。第一年目標是研製各種strain(即uniaixal strain、biaxial 及二者組合的 multiple-stressor)的nMOS 元件，進而探討其傳輸特性的量測方法研究。首先，我們須 設計製作超薄閘氧化層(100)-surface nMOS 元件一批，採用不同的strain 方式。其次， 量化元件傳輸特性的主要參數(transport parameter)（入射速度及反射係數），以建立傳 輸特性參數，並且探討該參數與可靠性受應力影響的程度。 第二年計劃，我們將採用不同的strain 結構於pMOS 元件的製作。運用第一年的研究 方式，首先，我們需設計製作各種strain 結構(110)-surface pMOSFET 元件，延續第一 年的transport 理論，實驗計算transport 參數，可靠性量測，尤其探討pMOS 可靠性的 關鍵，即負偏壓不穩特性(NBTI)可靠性。最後則研究應力對於傳輸特性參數及元件可 靠性的影響。探討何種應力結構有較佳的傳輸參數及優異的可靠性。 第三年計劃，運用前二年製作的元件，探討multiple-stressor 元件的傳輸參數及可靠性 建立transport 參數及可靠性的技術藍圖(technology roadmap)，nMOS 與pMOS 元件的 性能與可靠性設計準則及roadmap。這二項成果可以提供未來ITRS roadmap 討論時參 考。將有助於建立下一世代奈米CMOS 元件採用混合式基片(hybrid substrate) CMOS 技術時，strain 結構CMOS 元件的最佳設計準則。