三維積體電路設計最佳化之研究

Abstract

摩爾定律(Moore’s Law)向來被半導體產業視為先進製程的指引方針。隨著製程演進至深次微米時代，該定律也逐漸面臨物理極限。新興的三維整合技術堆疊多個晶粒(die)至單一晶片(chip)上，利用接合技術(bonding technology)及直通矽穿孔(through-silicon via)在堆疊的晶粒間垂直傳遞訊號，成功地減緩長導線問題並獲得更好的系統性能及提高單位面積的整合密度，因此被視為具有前景且得以延續摩爾定律的解決方案。雖然直通矽穿孔被視為可行的垂直連線方式，但其亦有所佔面積太大及製造良率和穩定度的問題，因此直通矽穿孔的數量及擺放位置在設計電路的過程中是很重要的關鍵。 另一方面，在三維整合技術裡，高密度的元件整合將導致較高的功率密度(power density)與較長的散熱途徑(heat dissipation path)因而連動提高運作溫度，使得散熱問題較傳統的二維積體電路更形嚴重。晶片的運作溫度過高不但會造成效能上的衰減，甚至會降低系統的可靠度(reliability)。在本論文裡，將針對直通矽穿孔的使用與熱感知這兩項重大議題來探討三維積體電路之設計方法。 在論文第一部份中所提出的是在三維架構中層級感知分割演算法(layer-aware design partitioning)，在開發初期運用迭代式垂直分割的方式改善矽穿孔的數量及分布。實驗結果顯示該演算法在直通矽穿孔的數量降低方面有相當大程度的改善，並且讓直通矽穿孔的分佈更加均勻，這項優點不管是針對特定用途而設計的整合電路晶片(ASIC)或是規則型架構的電路來說，都可以降低所需的晶片面積。 接著，考量直通矽穿孔不可忽略的面積以及其位置規劃對於連線長度所造成的影響，本論文的第二部分提出一個適用於三維積體電路佈局上的直通矽穿孔規畫的演算法。藉由擁擠感知(congestion-aware)來移動區塊(block shifting)並且規劃直通矽穿孔的位置。實驗結果顯示在給定一個初始電路佈局的情況下，此方法能夠在考量線長及面積最佳化的前提之下以不大幅影響初始結果的方式快速地規劃直通矽穿孔的位置。 在本論文第三部分中，將提出一套應用於三維可程式邏輯閘陣列(three-dimensional field programmable gate array)的溫度感知(thermal aware)自動合成框架(framework)。在進行電路擺放時，考量邏輯方塊(logic tile)的位置的與散熱途徑間的影響來分配對應的邏輯區塊(configurable logic block)，同時設法抑制因過長導線所增加的連線功率(interconnect power)；此外，在繞線階段更將同時考慮總消耗功率及功率分布均勻度對於溫度的影響。相較於現行已知的熱感知合成框架，此框架所產生的合成結果在只需要增加些許電路延遲與程式執行時間的情況之下，能妥善控制晶片運作溫度，以延長產品平均故障間隔時間(mean time between failures)。

ext, regarding to the impact of wirelength due to inevitable area of TSVs and their positions, a TSV planning algorithm for 3D floorplan with congestion-aware block shifting is introduced. Experimental results show that given an initial 3D floorplan, this method not only provides significant reductions in both the number of TSVs and runtime but also achieves 11% of improvement in wirelength as compared with the prior art. In the third part, the thermal-aware backend (placement and routing) framework dedicated to 3D FPGAs is presented. The placement stage not only considers the power distribution and heat dissipation path for each tile but also prevents the excess of interconnect power. In the routing stage, both power minimization and power distribution are considered. The experimental results show that the proposed framework can improve power profile only with a minor increase in delay and runtime compared with the prior arts, which can further increase the mean time between failures of the whole chip.