标题: | 三维积体电路设计最佳化之研究 A Study on Design Optimization of Three-Dimensional Integrated Circuits |
作者: | 黄雅诗 Huang, Ya-Shih 黄俊达 Huang, Juinn-Dar 电子工程学系 电子研究所 |
关键字: | 三维积体电路;直通矽穿孔;三维电路布局;三维可程式逻辑闸阵列;热感知摆放与绕线;3D ICs;through-silicon via (TSV);3D floorplan;3D FPGAs;thermal-aware placement and routing |
公开日期: | 2015 |
摘要: | 摩尔定律(Moore’s Law)向来被半导体产业视为先进制程的指引方针。随着制程演进至深次微米时代,该定律也逐渐面临物理极限。新兴的三维整合技术堆叠多个晶粒(die)至单一晶片(chip)上,利用接合技术(bonding technology)及直通矽穿孔(through-silicon via)在堆叠的晶粒间垂直传递讯号,成功地减缓长导线问题并获得更好的系统性能及提高单位面积的整合密度,因此被视为具有前景且得以延续摩尔定律的解决方案。虽然直通矽穿孔被视为可行的垂直连线方式,但其亦有所占面积太大及制造良率和稳定度的问题,因此直通矽穿孔的数量及摆放位置在设计电路的过程中是很重要的关键。 另一方面,在三维整合技术里,高密度的元件整合将导致较高的功率密度(power density)与较长的散热途径(heat dissipation path)因而连动提高运作温度,使得散热问题较传统的二维积体电路更形严重。晶片的运作温度过高不但会造成效能上的衰减,甚至会降低系统的可靠度(reliability)。在本论文里,将针对直通矽穿孔的使用与热感知这两项重大议题来探讨三维积体电路之设计方法。 在论文第一部份中所提出的是在三维架构中层级感知分割演算法(layer-aware design partitioning),在开发初期运用迭代式垂直分割的方式改善矽穿孔的数量及分布。实验结果显示该演算法在直通矽穿孔的数量降低方面有相当大程度的改善,并且让直通矽穿孔的分布更加均匀,这项优点不管是针对特定用途而设计的整合电路晶片(ASIC)或是规则型架构的电路来说,都可以降低所需的晶片面积。 接着,考量直通矽穿孔不可忽略的面积以及其位置规划对于连线长度所造成的影响,本论文的第二部分提出一个适用于三维积体电路布局上的直通矽穿孔规画的演算法。藉由拥挤感知(congestion-aware)来移动区块(block shifting)并且规划直通矽穿孔的位置。实验结果显示在给定一个初始电路布局的情况下,此方法能够在考量线长及面积最佳化的前提之下以不大幅影响初始结果的方式快速地规划直通矽穿孔的位置。 在本论文第三部分中,将提出一套应用于三维可程式逻辑闸阵列(three-dimensional field programmable gate array)的温度感知(thermal aware)自动合成框架(framework)。在进行电路摆放时,考量逻辑方块(logic tile)的位置的与散热途径间的影响来分配对应的逻辑区块(configurable logic block),同时设法抑制因过长导线所增加的连线功率(interconnect power);此外,在绕线阶段更将同时考虑总消耗功率及功率分布均匀度对于温度的影响。相较于现行已知的热感知合成框架,此框架所产生的合成结果在只需要增加些许电路延迟与程式执行时间的情况之下,能妥善控制晶片运作温度,以延长产品平均故障间隔时间(mean time between failures)。 ext, regarding to the impact of wirelength due to inevitable area of TSVs and their positions, a TSV planning algorithm for 3D floorplan with congestion-aware block shifting is introduced. Experimental results show that given an initial 3D floorplan, this method not only provides significant reductions in both the number of TSVs and runtime but also achieves 11% of improvement in wirelength as compared with the prior art. In the third part, the thermal-aware backend (placement and routing) framework dedicated to 3D FPGAs is presented. The placement stage not only considers the power distribution and heat dissipation path for each tile but also prevents the excess of interconnect power. In the routing stage, both power minimization and power distribution are considered. The experimental results show that the proposed framework can improve power profile only with a minor increase in delay and runtime compared with the prior arts, which can further increase the mean time between failures of the whole chip. |
URI: | http://140.113.39.130/cdrfb3/record/nctu/#GT079511619 http://hdl.handle.net/11536/126761 |
显示于类别: | Thesis |