多階邏輯合成與可程式邏輯陣列測試專題研究

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DC Field	Value	Language
dc.contributor.author	沈文仁	zh_TW
dc.date.accessioned	2016-12-20T03:57:08Z	-
dc.date.available	2016-12-20T03:57:08Z	-
dc.date.issued	1993	en_US
dc.identifier.govdoc	NSC82-0404-E009-192	zh_TW
dc.identifier.uri	https://www.grb.gov.tw/search/planDetail?id=62310&docId=9167	en_US
dc.identifier.uri	http://hdl.handle.net/11536/132202	-
dc.description.abstract	本計畫主要包含可程式邏輯陣列測試相關研究與多階邏輯合成相關研究等兩大部份.在可程式邏輯陣列測試之研究方面,我們將探討兩個子題. 第一個子題中我們將探討中斷故障的故障模型及其測試輸入圖樣的產生.藉由中斷故障模型的建立,我們可以獲得更完整的測試輸入圖樣.電路的測試結果將更能保證電路的正確性.有關可程式邏輯陣列研究的第二個子題,我們將探討以較少測試輸入圖樣數目為依據的輸出相位指定.由於測試輸入圖樣的數目決定了電路測試所需的時間 ,而不同的電路設計所需的測試輸入數目並不相同.藉由適當的輸出相位選擇,我們可在減少PLA面積的原則下降低電路所需的測試輸入數目.在多階組合邏輯合成研究方面,我們將以MIS-II的架構為基礎,研究兩個子題.計畫的一個子題將規劃一套使用並行代入觀念的多階邏輯合成系統. 藉著並行代入的觀念,希望能在合成的過程中,增加函數因子的共用率,以期減少電路所需的面積. 計畫的另一個子題將發展一套適用於場效式可規劃閘陣列設計的多階邏輯合成系統.藉由進行Karp 分解時審慎的變數選擇以及適當的分組編碼,將能減少電路設計時所需的閘陣列邏輯方塊數.	zh_TW
dc.description.abstract		en_US
dc.description.sponsorship	行政院國家科學委員會	zh_TW
dc.language.iso	zh_TW	en_US
dc.subject	多階組合邏輯	zh_TW
dc.subject	邏輯合成	zh_TW
dc.subject	可程式邏輯陣列	zh_TW
dc.subject	場效式可規劃閘陣列	zh_TW
dc.subject	Multilevel combinational logic	en_US
dc.subject	Logic synthesis	en_US
dc.subject	Programmable logic array	en_US
dc.subject	Field programmable gate array	en_US
dc.title	多階邏輯合成與可程式邏輯陣列測試專題研究	zh_TW
dc.title	The Study of Topics on Multilevel Logic Synthesis and Programmable Logic Array Testing	en_US
dc.type	Plan	en_US
dc.contributor.department	交通大學電子研究所	zh_TW
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