考量軟性電子錯誤率之電路布局強化

Abstract

電路對於高能粒子射線的衝擊韌性變得越來越重要，因為積體電 路製程的進步，電路變得越來越小，使得電路對於軟性電子錯誤越 來越敏感。在這篇研究中，我們提出了一個考量軟性電子錯誤率的 電路布局強化方式來有效地降低軟性電子錯誤率。我們發現了一個 效應-多重軟性電子錯誤抵銷效應。利用多重軟性電子錯誤抵銷效應， 我們只要改變些微的電路布局，就可以大幅降低電路的軟性電子錯誤 率。實驗結果顯示我們提出的改善方法可以降低13.46% 的軟性電子 錯誤率，而且電路沒有任何的執行速度或是電路面積的損失。同時我 們使用的方格式模擬方式，對於受測電路，可以使我們提出的演算法 變快16.21 倍。最後，考慮多重軟性電子錯誤抵銷效應，在某些受測 電路上，多重軟性電子錯誤率將有可能低於單一軟性電子錯誤率，使 我們對於電路對於軟性電子錯誤的衝擊韌性有更佳的理解。

Circuit resilience is becoming more and more important since the integrated circuits are scaled down, getting increasingly vulnerable to soft errors. In this work, we propose a SER-Driven Layout Enhancement framework considering multiple transient faults (MTFs) to reduce SER. A phenomenon called multiple transient faults canceling (MTFC) effect is discovered. MTFC can significantly diminish a transient fault by relocating related gates in the circuit layout. Experimental results show that our framework can improve soft error rate (SER) of the original design by 13.46% without incurring extra cost on area and timing. Meanwhile, the proposed grid-based simulation can speed up the run-time by 16.21X in average for the benchmark circuits. Last, considering MTFC, MTF-induced SER may be lower than single transient fault (STF)-induced SER on several benchmarks, providing better understanding of circuit resilience.