應用於音頻系統之低功率數位脈衝寬度調變D類放大器技術

Abstract

本論文發展應用於音頻系統的低功率數位脈衝寬度調變D類放大器相關技術。 數位脈衝寬度調變D類放大器將數位音頻訊號直接轉換為聲音，具有高功率轉換效率。 放大器會先將脈衝編碼調變的數位聲音輸入轉換為數位脈衝寬度調變訊號。 接著，藉由數位至脈衝訊號轉換器， 數位脈衝寬度調變訊號會被精確地轉換為僅有兩個準位的類比脈衝訊號。 最後，切換驅動電路會接收此類比脈衝訊號並驅動喇叭，以產生聲音。

論文中將會介紹一個新的數位脈衝寬度調變技術， 用來負責將脈衝編碼調變訊號轉為脈衝寬度調變訊號。 此技術根據理想的類比脈衝寬度調變仿效技術，藉助經驗模型， 簡化數位調變器的運算需求。 此調變技術可在使用最少的運算下，達到放大器所需的精確度。 在 384 kHz 取樣頻率下，利用此技術將頻率低於 20 kHz、 振幅小於 0.9 倍全幅度的正弦波轉為脈衝寬度調變訊號時， 可達到 -92 dB 以下的總諧波失真。

另外，論文中還描述了一個具時間歪斜校正技術的數位至脈衝訊號轉換器。 此轉換器採用 5-3 分段的架構，包含了一個數位計數器和一個延遲線電路。 採用 5-3 分段的架構可降低計數器的操作頻率； 背景校正技術可偵側出延遲線電路中的時間歪斜， 並以數位方式來修正時間歪斜所造成的轉換錯誤。

最後，一個以 65-nm CMOS 製程實現的數位脈衝寬度調變D類放大器被用來驗證所提出的技術。 此放大器包含了運用前述數位脈衝寬度調變技術的調變器， 以及具時間歪斜校正機制的數位至脈衝訊號轉換器； 另外也整合了一個開迴路、H橋接型式的切換驅動電路。 此放大器在 1-V 的操作電壓、輸入訊號為零的情況下，消耗功率為 875 uW， 並可輸出 13.3 mW 至 32 歐姆的電阻負載。 當輸入 1-kHz 頻率的正弦波時，此放大器可達到 95 dBA 的動態範圍、93.6 dBA 的最大訊雜比，以及 0.006% 的總諧波失真。 此放大器晶片的有效面積為 0.87x0.5 平方釐米。

This thesis presents digital PWM class-D amplifier (CDA) techniques for low-power applications. A digital PWM CDA converts an audio digital stream into sound directly and power-efficiently. It first encodes the pulse-code-modulated (PCM) audio input into a digital pulse-width-modulated (PWM) signal. Then, a digital-to-pulse converter (DPC) translates this digital PWM signal into a series of analog binary pulses accurately. Finally, a switching driver delivers this analog signal to a speaker. A new technique that digitally converts a PCM signal to a PWM signal is presented. This technique is based on the naturally-sampled PWM emulation scheme. Its computation is simplified by using empirical models. It provides sufficient accuracy with minimal computation. At 384 kHz sampling rate, the proposed technique can convert a sine wave to a PWM signal and achieve better than -92 dB total harmonic distortion (THD) for a sine wave frequency up to 20 kHz and a sine wave amplitude up to 90% of the full range. We also report a 5-3 segmented DPC with timing-skew calibration. The DPC includes both a counter and a delay line for pulse width conversion. The segmented architecture reduces the speed of the DPC counter and its counting clock. The timing skews along the delay line are detected using a zero-crossing detection scheme and corrected in the digital domain. This calibration can operate continuously in the background. A digital CDA was fabricated using a 65-nm CMOS technology. It includes the aforementioned PWM modulator and DPC. It also integrated an open-loop switching driver to deliver the DPC's output to a speaker. This digital CDA consumes 875 uW under a 1-V supply when the input is zero and no output power is transferred to the external load. It can deliver 13.3 mW to a 32 ohm resistive load in the H-bridge topology with 89% power efficiency. For a 1-kHz sine-wave input, it achieves 95 dBA dynamic range, 93.6 dBA peak SNR, 86.4 dBA peak SNDR, and 0.006% THD at -2-dBFS input level. The core area of the chip is 0.87x0.5 mm2.