適用於多模式高速通訊系統之低複雜度里德索羅門編解碼模組

Abstract

本論文主要討論設計一應用於多模式高速通訊系統之低複雜度里德所羅門編解碼模組。所提出的演算法以係數最簡化為方針。由PGZ演算法，Berlekamp演算法，iBMA，到提出的SiBM演算法，皆有詳盡的推導及整合比對。尤其著名的廣義牛頓特性，是Berlekamp系列演算法的重要精神，在本論文以三種方法來推導驗證，這些皆在第二章以數學表示法呈現。 所提出的架構有主要幾個特色，以解碼器的三個主要運算區塊來做介紹： 一、在錯誤症(syndrome)計算區塊，藉由非常簡單的t解碼器，來支 配十六個症狀值單元動作，以達到可以運用在多模操作上。 二、在關鍵方程式求解器(KES)，為了克服大部分序列式BM架構，計算差值接著決定更新校正方程式的關鍵路徑的瓶頸，以及避免在特殊錯誤位置及錯誤值組合所產生的資料危障。此設計藉由判定時序改變，控制迭代及資料流，取代延時(stall)。使得計算錯誤位置方程式的時脈週期數小於2t(t+1)，約為(t*di+3t)個週期數(di為第i迭代的degree)。且藉由在演算法上將係數同化，以致於在設計共用電路時，甚至不需額外硬體來選擇資料流，因此某些關鍵路徑瓶頸得以克服。更進一步利用特製位址線，和較簡單的控制電路聯結技巧，省去許多電路。 三、在CSEE區塊，為符合多模式操作，通常在輸入端加上有限場乘法器，使Chien's Search跳至指定搜尋起點及產生對應的錯誤值。本論文提出一個共用補償器的方法，並將其和合併到KES中，大幅減少硬體，使得由單模(255,239)至多模僅需增加少許的邏輯閘數，電路示意圖於第三章呈現。 此架構實作於Xinlinx VirtexE xcv2000e FPGA和UMC 0.18 1P6M 製程，經過204.8億隨機位元驗證，皆正常運作。在最高時脈頻率(Clock Rate) 730Mhz下，數據傳輸率(Data Rate)可達5.84bps，此時僅約11596個邏輯閘數。

In this thesis, a high-speed and low-complexity design of multi-mode Reed-Solomon codec is proposed. In the beginning of deliberating algorithms, the policy is to simplify the coefficients of equations, so as to construct a simpler structure.

The proposed RS decoder has some major features introduced as following： 1. In the SC block, a simpler t-decoder is exploited to dominate the sixteen cells, so as to answer to multi-mode applications. 2. In the KES, the “Decision Variations” is proposed to break the main speed bottleneck of iBMA in the iterative computation of discrepancies followed by updating the correction polynomial and to prevent the special-case data hazard in the most serial structures. Also, for the sake of keeping the critical path in the reusing hardware is still Tmult+Txor, the assimilative coefficient knack is adopted. Further, we use the purpose-built address line to simplify the hardware complexity of storage element 3. In Chien’s Search and Forney’s block, fifteen Compensators used to adjust the starting point of search are reduced to one and combined in the KES block.

After 204.8 hundred-million bits transmission and verification regular, the proposed RS decoder for multi-mode applications (n<=255, t<=8) is implemented by Xinlinx VirtexE xcv2000e FPGA and Synopsys DC with UMC018 library. The design possesses higher speed and lower gate count than present decoder design. The data rate of the proposed decoder is 5.84bps at the maximum clock rate of 730MHz with 11596 gates.