利用延伸式有限狀態機來實現介面規格相符驗證之研究

Abstract

進入了系統單晶片(SOC)時代後， 整合大量矽智產(intellectual property)於單一晶片上， 被視為設計複雜系統及加速設計流程的有效方案。 這些矽智產往往來自不同的設計團隊或公司， 為了提高矽智產的再使用性與減少整合時所需的時間， 矽智產通常會針對特定的介面協定(interface protocol)設計， 而擁有相容介面協定的矽智產群便可以很容易地在彼此間傳遞資料。 今日的介面協定為了提供更高速、更具有彈性的使用， 其規格(specification)也愈益複雜， 因此，驗證一個矽智產設計是否吻合其傳輸介面，能夠在整合後正確地溝通資料， 便成為現今系統單晶片驗證上的一大課題。

模擬驗證(simulation-based Verification)是目前最廣泛應用在介面相容性驗證(interface compliance verification)的方法， 模擬驗證主要是利用模擬器(simulator)來模仿晶片的實際運作， 具有較低的進入門檻及可處理較大電路為其優勢。 在模擬驗證中， 驗證人員透過適當的外部輸入向量(input stimuli)來驅動待驗證設計的內部行為， 同時，觀察模擬時的訊號變化來檢查是否有違反設計規格的情形， 在一段時間的模擬之後，涵蓋率量度(coverage metric)則經常被採用來量化當前的驗證品質。 傳統上運用人力來撰寫輸入向量、比對模擬結果的作法， 不僅費時耗力也容易出錯， 如果能夠利用工具自動化地完成上述工作，則可有效地加速模擬驗證的流程。

一般的介面規格大多是使用自然語言(例如英文)或時序示意圖(timing diagram)這類非正規的方法來描述， 在驗證自動化的過程中， 首要任務便是如何將這些介面規格轉譯為定義明確的形式(利用正規的語言或表示法)。 然而許多正規驗證語言的學習及使用上的難度較高， 容易導致轉譯過程中的錯誤， 進而影響驗證的正確性。 在這篇論文中，我們利用了有限狀態機模型的優點， 同時考量介面規格常見的特性， 發展了兩種基於延伸式有限狀態機模型(Extended Finite State Machine)的介面規格描述方式， 用來系統化地解譯介面規格。

對於介面相容性驗證的問題， 我們提出了一套完整的自動化流程。 透過所提出之演算法， 我們可以從單一延伸式有限狀態機模型自動化地產生模擬驗證時所需之各種主要元件： 包含了向量產生器(stimulus generator)、協定檢查器(protocol checker)及涵蓋率分析器(coverage analyzer)。 這些元件由於來自同一個模型， 可以避免元件間的不一致性， 同時，我們的方法也提供了許多便於驗證與除錯的特性， 可用來大幅提升驗證的效率， 實驗的結果顯示了， 我們的方法的確可以有效地執行介面規格相容性驗證並縮短所需的時間。

In designing a modern system-on-a-chip (SOC), the platform-based design methodology with reusable intellectual property (IP) cores is usually adopted to accelerate both the design and verification process. In this kind of methodology, an IP core is often wrapped with certain interface logic and integrated into a system platform based on a specific interface protocol. To ensure that an IP core can concordantly communicate with others within the system, it is very important to guarantee that its interface logic exactly conforms to the protocol for communication. Hence, interface compliance verification becomes an essential part in the SOC verification flow.

The simulation-based approaches are widely-used in interface compliance verification works. Simulation-based verification has a lower barrier to entry and can handle large designs. In this kind of approaches, appropriate input stimuli are applied to trigger the design's internal operations. Simultaneously, the signal changes are observed to check if there is any violations against the specification. Besides, certain coverage metrics are usually adopted to quantify the verification completeness. Typically, those tasks are made manually which are time-consuming and error-prone. To achieve high verification efficiency, automation is necessary to speed up the verification process.

In general, interface protocol specifications are written with natural languages or timing diagrams. To enable the automatic verification process, the first task is to translate the original specification into a well-defined representation. In this dissertation, we developed two kinds of extended finite state machine (EFSM) models which are suitable for representing common interface protocols. Besides, we propose a unified framework using the EFSM model for interface compliance verification. Via the proposed algorithms, the EFSM model can be automatically translated into a simulation kit consisting of three verification components, a stimulus generator, a protocol checker, and a coverage analyzer. The simulation kit has many useful features to increase the verification efficiency. Our experimental results demonstrate that the proposed framework improves not only the performance but also the quality for interface compliance verification.