5.25/2.45-GHz CMOS雙增益雙頻共電流模式之IEEE 802.11a/b/g 低雜訊放大器設計

Abstract

摘要

這篇論文完成802.11a/b/g雙增益雙頻共電流低雜訊放大器之設計，本電路之設計特點有二，其一為我們將內級（Inter-stage）阻抗匹配的設計之概念首次應用於雙頻低雜訊放大器之電路製作之中，其二為本電路利用一PMOS之偏壓控制去達成雙頻共電流低雜訊放大器之VGLNA（Variable Gain LNA）。電路製作環境採用TSMC 0.18um 1P6M RFCMOS製程，電路設計模擬環境採用Agilent ADS及H spice ，而電路佈局設計（Layout）則使用cadence Virtuoso，且使用Calibre DRC 、LVS 、LPE做佈局驗證。我們使用疊接組態（Cascode）設計低雜訊放大器，在第一級電晶體的閘極加一LC並聯共振電路、源極連接電感Ls構成雙頻共電流低雜訊放大器之輸入電路，而在第二級電晶體的汲極加一LC串聯共振電路再並聯一LC電路構成雙頻共電流低雜訊放大器之輸出電路，並且在第一級電晶體的汲極與第二級電晶體的源極之間加入一電感La，此電感可使疊接LNA 內級（Inter-stage）阻抗匹配，其次我們用RFCMOS物理特性去導出電晶體寬度W與雜訊指數（Noise Figure）的關係，以設計出最小雜訊指數之放大器，最後利用並聯於輸出負載之PMOS電晶體的閘極偏壓大小，進而調整傳導Gm，以達到增益控制之功能，post-layout simulation模擬結果顯示，在高、低增益模式下5.2-GHz 的電路增益分別為15.1dB與2.1dB、雜訊指數為3.6dB與4.7dB，輸入1dB功率壓縮點為-2dBm與-6dBm，輸入IIP3為6dBm與-2dBm；在高、低增益模式下2.4-GHz的電路增益分別為16.4dB與1.7dB、雜訊指數為3.2dB與4.4dB，輸入1dB功率壓縮點為-7dBm與-13dBm，輸入IIP3為1dBm與-9dBm。高增益模式下輸入 為8dBm，低增益模式下輸入 為12dBm，GCR（Gain Control Range）增益可控制範圍13dBm。