直接降頻雙頻帶接收器前端電路

Abstract

本篇論文主旨在於利用標準0.18um CMOS製程設計適用於無線區域網路系統接受器之前端積體電路。此外，應用於無線區域網路系統之同時雙頻帶低雜訊放大器亦被設計與分析。此前端電路與低雜訊放大器已經由晶片製作而被驗證。 第一顆晶片在於設計與分析一適用無線區域網路之同時雙頻帶低雜訊放大器。此放大器使用一電感電容共振腔與電感源極退化(L-degeneration)串聯來達到雙頻帶輸入阻抗匹配之目的。實驗結果顯示此一放大器在2.45與5.5GHz頻率相對地有著最高功率增益(S21) 11.5和8dB，輸入返回損耗(S11)約-10dB以及最低雜訊指數3.5dB，此外此電路消耗之功率為11mW。 在第二顆晶片裡，適用於接收端無線區域網路系統之前端電路被設計與分析。我們改進了控制增益的技巧以獲得更好的效能，並加入另外的具有高通負載的CMOS對混波器將訊號降頻。模擬結果顯示此一前端電路在兩頻率下有著最高功率增益(S21) 25dB，輸入返回損耗(S11) 小於-10 dB 以及平均雜訊指數7dB，此電路消耗之功率為21mW。