可參數化之CMAC類神經控制器之矽智財產生器

Abstract

不同控制需求的使用者對於CMAC類神經控制晶片的面積、功率、速度有不同的要求，為了有效的重複使用CMAC類神經控制器，本論文藉由控制器的演算架構，找出其規則性及模組化架構，發展出一可產生硬體描述語言－VHDL及可參數化(Parameterized)的Soft IP。 此控制器IP能提供各種不同的選擇：量化參數-Q、泛化參數-G、學習參數-U、並行度-P及記憶體規格，另外使用者亦可依最後不同架構的面積、功率消耗、執行速度的列表來決定最符合自己需求的架構。用以提供控制器設計者，可以容易將CMAC類神經控制器嵌入自己的設計之中，並能廣泛地使用在各種控制系統中。 本文主要可以分為系統分析以及硬體設計兩方面。在系統分析方面，本論文研究CMAC類神經控制系統的控制行為並分析系統的特性，並分析心縮式CMAC控制法則中記憶體位址映射之分佈情形。在硬體設計方面，是以心縮式CMAC類神經控制晶片的演算法規劃及架構設計，用硬體描述語言VHDL做更進一步之硬體實現，並且設計可調變參數，使其可廣泛的應用在不同需求的控制上。 For different control requirement, people who use CMAC controller also have different demands ,such as chip area , power dissipation , operation speed......etc. In order to reuse CMAC controller efficiently. By analyzing the algorithm of CMAC control and constructing the module of architecture .This thesis had developed a Soft IP which can generate parameterized Hardware Descript Language-VHDL This CMAC IP generator of this thesis support 5 parameter : Quantization :Q , Generalization :G , Learning Rate :U , Parallelism :P and Memory . The user can also choose the parameter by checking the synthesis result table in the thesis. The user can embed the CMAC core into their design easily , and can be widely used in every control system. This thesis has two major part : CMAC system analysis and CMAC Hardware architecture design .In system analysis, we analyzed the CMAC Neural control characteristic and the systolic CAMC address mapping distribution .In Hardware architecture design, we implement the CMAC HDL IP base on CMAC algorithm and Systolic CMAC architecture . We also make a parameterizable HDL core which can change the parameter. Such that It can be widely used for different control demand and application.