連續位元判定式類比轉數位器

Abstract

本論文提出一種新的觀念，以流水式線性減算法運轉達成類比到數位之信號轉換，適 合於高速資料處理。由於使用這種方式使得線路簡化很多，以基本的幾個細胞元件為 單元重覆使用，具有規則性，元件用量省，晶片之面積小適合於超大型積體電路之製 程。文內將討論到影響整個電路之速度及精確度之元件、運算放大器、被動元件等和 製程可能造成之變化並除上線路模擬程式模擬之結果及功能模擬用之程式用以模擬不 同之電壓輸入其輸出之數位信號及模擬因為運算放大器增益、穩定時間偏離電壓之變 動速成之性度誤差，最後將對整個線路做一訐估及未來可能達成之性能。