一對數位線硌之概率式可測性測量模式與程式

Abstract

本論文提出一對於含有組合邏輯閘與記憶閘之數位線路概率式模式以計算線路之可測 試性。基於我們所提出之栚式製成一可測試性分析之研究，稱之為TEA 。此程式能對 線路之各個故障的可控制性，和可測試性以及對所有故障的可測試性的平均值加以計 算出。同時，本程式能預估多少測試樣本可得到多少故障檢出率。經測試一些通用的 測試線路，反應出本程式所計算出之可測試性的值代表著爾後的測試樣本產生的難易 度。本程式所須的電腦計算時間與線路大小成線性比。我們並且展示一例子利用TEA 的分析在時序線路中修改線路以增進線路的可測試性。可期望地，TEA 將有用於（１ ）能在設計階段提供線路可測試性分析的資料給設計師，（２）可當做一學習可測試 性設計方法的工具。