可測試的可程式邏輯陣列的邏輯化簡之研究

Abstract

可程式邏輯陣列（PLA） 是一個非常適用於超大型積體電路的元件，因為它的結構規 則、設計容易且有彈性。用PLA 來設計電路最重要的是要減少PLA 的面積，而邏輯 化簡便是最直接也是最有效的方法。然而，當PLA 越做越大時又產生了測試的問題， 為了克服此一問題，便有很多可測試的可程式邏輯陣列（TPLA）的設計法被提出來。 傳統的TPLA的設計法，是先將PLA 經過一般的邏輯化簡法化簡，再將化簡後的PLA 轉 換成TPLA，然而在邏輯化簡時並沒有考慮到和可測試設計的配合，因此，轉換成TPLA 時往往需要不少額外電路。 在本論文中，我們提出一個新的PLA 的邏輯化簡法。此邏輯化簡法考慮到PLA 的測試 問題，它能將所輸入的函數化成對測試較有利的形式，得到一個可測性較高的PLA ， 因而減少轉換成可測試的PLA 時所需的額外電路。為了提高化簡後的PLA 的可測性， 化簡的策略如下：『儘量除去可測性較差的積項，而保留可測性較高的積項；放棄主 項以提高化簡後的PLA 的可測性；必要時對可測性較差的積項進行分割。』此考慮測 試問題的邏輯化簡程式LMTPLA已在SUN 工作站UNIX作業系統上用C 語言開發完成，經 過４０個樣本例子的測試，約可減少百分之三十的額外電路。