動態記憶體元件的漏電流分析與感應放大器的設計

Abstract

動態記憶體元件乃是超大型積體電路（VLSI）中密度最高者，當其電晶體的幾何大小 和儲存電荷的電容的面積縮小時，了解各種會造成動態記憶體元件之漏電流的機構就 變成當務之急。此外，由於系統方面對於高速動態記憶體元件的迫切重要，使得我們 必須仔細地考慮感應放大器的設計，以符合高速的要求。 在本篇論，我們探討了一些形成漏電流的原因，並且設計了一些圖樣以用來分離各種 動態記憶元件的漏電流，應用測量結果和理論公式比較，可尋求出其差異，而進一步 地對製程作改進；我們也考慮在外加應力的情況下，它們對漏電流的影響。另外，也 推導出一個適用於互補式金氧半感應放大器的模型，利用此模型，可幫助我們更有效 地設計一個感應放大器及其最佳化。 在各種漏電流，如接面漏電流、電容絕緣層漏電流、記憶元間的漏電流、閘極控制二 極體的電流、金氧半電晶體的漏電流，由實驗結果，可得知閘極控制二極體所造成的 漏電是較大的，而在外加應力的情況下，Hi-C接面會有愈來愈多漏電的趨勢，是比較 值得注意的。我們所設計的互補式金氧化感應放大器模型，和SPICE 的模擬結果比較 ，最大的誤差約在２２％，此外，也在模型之中加入了功率消耗的計算，利用功率消 耗和電路延遲時間的乘積，可找出最佳的設計點。