高速元件和電路中雜散效應的數值分析

Abstract

我們采用數值分析的方式來研討高速積體電路的雜散效應(parasitic effects )。首 先, 我們發展了一個計算積體電路元件與布線電容的模擬程式, 二維的Poisson 方程 式利用有限差分法分解為一大矩陣方程式具有對稱(symmetry)和正則(positive def- inite)特性, 我們選取ICCG演算法則來求解。在得到整個積體電路剖面的電位分布后 , 我們可得到電場分布和電荷分布, 進而求得電容。 利用電容矩陣理論來分割電容成份, 積體電路內任何倆特定對象間的電容成份可以被 抽取出來。在這篇論文中, 我們將注意力集中在元件的雜散電容(parasitic capaci- tances),連接線的耦合電容(coupling capacitance)。及邊緣電容(fringing capac- itances)。我們更進一步研究積體電路設計參數對電容成份的定量影響。基於對電容 與布線幾何規格間關系的了解, 我們發展了一個適用於矩形連接線的經驗公式。 以電容模擬程式為基礎, 我們發展了計算積體電路連接線電阻和電感的方法。在定量 地了解積體電路的雜散成份后, 我們再進一研討由這些雜散成份造成的效應, 包括當 今積體電路設計上的重要參數--傳輸延遲(prpagation delay)和耦合雜訊(crosstalk noise)。各種降低雜散效應的處理方式, 如絕緣基底與金屬覆蓋層被定量的評估, 從觀察各種設計參數變化造成的影響, 我們提出了一些設計規範和建議雜散效應降至 最低。一般而言, 各種試圖改善雜散效應的處理方式, 都必須在傳輸延遲, 耦合雜訊 和電路面積間做折衝, 由於我們能定量評估各種效應, 使得這個折衝可行, 從而找出 最佳的設計規格組合。