三維雜散電容模擬器及其在唯讀記憶體設計上的應用

Abstract

隨目前超大型積體電路尺寸的縮小，導線的離散電容(Parasiticapacitance) 益顯重 要，尤其在記憶元件中結構的複雜化下單層二維結構已不足使用必須用到多層三維結 構。於是在本文研究中，我們發展出一套二維與三維的布線模擬器用以評估超大型積 體電路導線間的雜散電容。它係利用有限積分法解卜松(Poisson) 方程式得出導線周 圍的電位分佈，再據以求出導線雜散電容。我們先討論二維導線的形狀與周圍絕緣層 厚度對離散電容的影響，及縮尺效應(Scaling effect)與邊緣電容(Fringing capa－ citance)的研究，更進一步探討三維多層導線彼此間的耦合電容(Coupling capaci－ tance)，與跨越電容(Cross-wiring capacitance)。在二維單層導線雜散電容研究中 ，我們發現導線彼此間的距離對耦合電容影響非常深遠，當彼此距離非常靠近時，耦 合電容遠大於對地電容值，造成Cross talk效應相當明顯。但在三維多層結構里發現 跨越電容比耦合電容值為大且顯示多層導線中放在最低層的導線其Cross talk效應較 低，但是總電容值卻增加造成導線延遲時間變長的缺點。另外希望比較實際產品與模 擬的結果，就運用由計算而得的雜散電容探討已商業化的唯讀記憶器(ROM) 的設計， 因為原來線路過於龐大，模擬程式無法容納得下，因此使用巨集模式(Macro model) 簡化複雜線路再由HSIPCE程式模擬，證實模擬與實驗結果甚為吻合，於是再研究如何 縮小該唯讀記憶器電路的尺寸，最後，以現有的0.8 微米技術下，可將尺寸縮小達12 8k×5 位元記憶容量為64k×5位元。