具有容易和完全可測試多層有限狀態的合成研究

Abstract

長久以來，序相電路的測試被認為是一件很難的事件。一種受喜歡的方法，是將序相 電路的記憶元件改為可控制和可觀察。它是將序相電路的測試轉換為組合電路的測試 。例如：掃描設計 (scan design)。掃描設計的方法，已將原來複雜的序相電路測試 改為較簡單的組合電路測試，但是它較浪費面積。而且掃描設計需要較長測試的時間 ，因為它需要將測試向量一個個慢慢的送入和送出記憶元件。 在本論文中，我們提出一種有限狀態機的合成步驟。它施由狀態圓形描述產生一個完 全而且容易測試的有限狀態機。此合成步驟括：1)狀態化簡，2)有限制的狀態編碼， 3)邏輯化簡。 由於其他論文所提出關於容易而且完全測試的有限狀態機，需要較大的面積來合成， 這是由於它使用下列的三個步驟所引起：一、有限制的狀態編碼，二、將所有狀態擴 充為2 N個狀態，三、邏輯分割。本論文中所提出的方法，不需要將所有狀態擴充為 2 N個狀態，僅需要一個合適的重置狀態(suitable reset state)即可。此外我們利 用反相等位不變(inversion parity invariant)電路中，障礙與非障礙 (fault and fault-free states)具有嚴格互控(mutually dominant) 的特性，所以不需要邏輯分 割。因此，利用此合成步驟，我們可以得到一個面積和性能較好的有限狀態機。 假使我們只考慮完全可測試性，那麼在有限狀態機中，有些障礙需要很長的測試時間 才能測出，但是這些障礙無法被測試樣本產生器測到。因此，本論文提出另一種完全 和容易測試的合成步驟，它具有百分之百可測試性和需要較短測試時間的優點，而且 不需外加任何邏輯電路，既可達到此目標。