波導管線化設計及其在乘算器上之應用

Abstract

波導管線化技術可將一管線化系統之資料完成率(throughput rate) 提升數倍，而 不需增加實際的儲存單元(storage elements)。管線化系統之速度並不是被組合電 路的最長延遲時間(latency) 所限，而是會取決於電路中所有延遲時間的最大差距 。因此，它的時鐘週期(clock cycle) 可小於最長延遲時間。本篇論文將要提出一 些波導管線化電路之理論背景，設計方法，及實用上的阻礙與限制。首先將詳細討 論管線化系統時鐘週期之範圍限制。而後邏輯電路閘之設計及消除管線化系統中不 良效應的方法亦會被說明。最後將舉出一個八位元相乘的乘算器作為管線化電路的 例子。從模擬之結果中得知其throughput rate 為200Mhz，而其電路面積為一毫米 平方。此結果較傳統之管線化乘算器快了五倍，面積大百分之二十五，而功率消耗 為六倍。此一乘算器晶片將於一九九二年十月製造完成。