寬頻交換網路中Batcher排序元之設計與實作

Abstract

寬頻小包交換不僅將是未來電信交換網路的主流，也是寬頻服務(Broadband Inte- grated Service Digital Network, B-ISDN) 中不可或缺的單元，特別是在非同步 服務(Asynchronous Transfer Mode, ATM) 方面的研究。這些速度上及性能上的要 求，使得小包交換的設計非常具有挑戰性。 在非同步服務電信交換網路研究上，Batcher-Banyan小包交換方式已受到重視與肯 定。因此，我們採用Batcher 排序元作為高速積體電路研究之主題。在本論文中， 我們不僅提出一個在測試上、擴展上有較佳性能之架構，以及介紹如何解決一般高 速積體電路設計上面臨之問題。我們並運用這些技巧，以全客戶模式，設計且製造 一32×32之Batcher 排序元。該排序元使用1.2 微米之CMOS技術製造，且已通過操 作速率60Mb/s之測試，並可提供1.92Gb/s之交換能力。