以超大型積體電路實現 MPEG II 影像解碼端之解多工器

Abstract

MPEG的建立開始於1988年，其主要的目的是希望能為視頻及相關音頻信號 的應用訂定標準。隨著標準的建立，將此標準以超大型積體電路實現便成 為目前最重要的工作。因為唯有如此，才能降低晶片設計所須之高額耗費 及同型產品間之不相容性。目前有兩種流通的 MPEG標準：MPEG I，已有 商用產品被廣泛應用；MPEG II，到目前為止仍僅於研究階段，只有軟體 模擬，而無硬體產品上市。 由於 MPEG II 標準所含括的應用範圍更廣、 更高的傳輸率及更好的解析度和畫質，將其以硬體實現已成為目前熱門的 研究主題。在本論文中, 我們主要的目的是針對 MPEG II De- Multiplexer)來完成解碼端之前端資料處理及分送的工作。此解多工器之 架構以一平行輸入之變動長度解碼器(Parallel-Structure Variable- Length Decoder) 為基礎，能在一個時鐘週期內解任何長度的字碼。根據 MPEG II的規格,我們規劃了一個有限狀態機模型 (Finite State Machine Model)來完成整個控制單元的設計。每個狀態的控制信號及流程 則是由可程式邏輯陣列及邏輯閘來實現。由於可程式邏輯陣列為構成整個 系統最長路徑 (Critical Path) 的主要部分，在此我們提出一些改進的 方法，如狀態分割設計、將位移與字碼以不同之可程式邏輯陣列同時進行 解碼、 使用ESPRESSO作進一步化簡以減少乘積項...等，來節省可程式邏 輯陣列的面積，因而縮短系統之最長路徑。我們對整個系統作了詳細的邏 輯電路設計，並已用 Verilog 硬體描述語言驗證其功能之正確性. MPEG standard has been established since 1988 for coding moving pictures and associated audio applications. Therecurrent versions of MPEG standard -- MPEG I, commercialhave been used in many applications; MPEG II, till now, software simulation has been proposed, and no hardware products for commercial use. In this thesis, the main purpose is to realize for MPEG II bit stream parsing in hardware,and a DeMultiplexer for MPEG II decoder is designed. The architecture of MPEG II DeMultiplexer is based on a parallel-structure variable length decoder which can decode all of the codewords in one clock cycle regardless of their length. According to the MPEG II syntax specification, we propose a finite state machine model to implement the control part of the DeMultiplexer. Control flow of each state is designed by PLA and random logic. The size of PLA is reduced by using state partition, separation of decoding of length and codeword, and employing ESPRESSO nreduction. The details of gate-level circuit design are given, and theare verified by Verilog Hardware Description Language.