適用於衛星通訊的Viterbi解碼器設計

Abstract

本論文提出兩種適用於當今衛星及無線通訊的 Viterbi解碼器架構。在第 一種架構中，我們結合了數種目前在實現上最先進的技術，使得進生產線 之前的前置作業時間能夠儘量縮短，產品的良率也因新的架構而可指望大 幅提升。 除此之外，一套完整且適用性極廣的軟體程式也在硬體設計 之前完成。借助這套程式，我們可以在事前精確地瞭解該解碼器的錯誤更 正能力，並完成所有必要的參數設定。這套程式尚可選擇性的產生各種解 碼過程的中間數值，使得硬體設計過程中的錯誤可以降到最低。 在本 論文期間，第一種架構已經用 cell library的方式做過晶片面積預估。 我們採用 0.8um single poly double metal的製程技術實作，所得的面 積大概為 0.4um*0.6um。在實作前並曾以 HSPICE做過最惡劣的情況模擬 ，所得到的結果顯示該設計的最高容許時脈大概為60MHz，相當於 15MHz 的解碼速度。 第二種架構引進了前向運算的技術，使得解碼速度得以 提升一倍。目前此架構的硬體設計已經完成，預料半年內便可送廠生產。 這兩種架構各有其優點，採用何者端視使用者的需求而定。唯相同的 是在固定的通道環境下，其 coding gain均大於 5.5dB。 This thesis presents two versatile architectures for high speed Viterbi decoders, which are both suitable for today's digital communication systems. Before the hardware implementation , a complete survey on the relative topics are addressed. A set of C programs and extensive amounts of simulations have been developed for verifications. Based on the ACS sharing scheme and the block mode trace back algorithm, the two architectures proposed are both easily but reliable for implementation. Besides , the second architecture also introduces the radix-4 arithmetic for doubled throughput. The first design uses a 0.8 um, single poly double metal technology for hardware implementation. By means of the automatic placement and routing using standard cells, the estimated layout is about 0.4mm*0.6 mm. For the second architecture, a full custom design is more suitable for its radix 4 interconnection. It's expected that the final layout can be fabricated in a core size less than 0.5mm*0.5mm and the decoding rate can be above 30MHz.