高效能的 DES 晶片設計

Abstract

在這篇論文中，我們將描述一顆高速加密晶片的設計。這顆晶片所採用的 加密演算法為 DES。DES 是目前工業上的標準，亦是美國政府與金融界所 廣為使用的加解密方法。目前 DES 已是全球最廣為使用的密碼演算法之 一。我們這顆 DES IC 是被設計成要能使用於磁碟與高速網路之加解密應 用上。為了提供高速的即時加解密，這顆晶片的資料埠我們一律是採用 16 位元的寬度。此外並將 DES 的四種運算模式都做進這顆 IC 裡以減少 與外界過多的溝通。DES 演算法一次是加密 64位元的資料區塊，並且共 有 16 個 DES 回合（round）。我們只用硬體製作了兩個 DES 回合，如 此一來每個資料區塊需花 8 個時計週期來處理資料。另一個能提高此晶 片之加密速度的方法是我們採取管線的架構，也就是把資料加密的動作和 輸入、輸出以管線的方式執行。而在減少晶片面積方面，我們主要是採取 移位暫存器的技巧以使演算法中的排列函數（IP 與 IP-1）與輸入/輸出 暫存器使用相同的硬體線路。此外，這個方法也能減少排列函數的拉線面 積。在我們這顆 IC 的設計上主要是採用"由上而下"與"divide- and- conquer"的方法。我們使用 Cadence 與 Synopsys 這兩套 CAD 軟體來幫 我們設計這顆 IC。這兩套軟體主要包含 Verilog、 Design Analyzer 與 Cell Ensemble 這些工具程式。此外我們還使用到由 ITRI CCL 與 NSC CIC 所提供的元件資料庫。在做完線路合成與最佳化之後，此顆 IC 的時計速率可達到 33 MHz。而在佈局（layout)之後晶片面積為 6800 x 7400 μm2。我們相信這顆 IC 在完成後可以提供 100 Mbits/s 的資料加 密速度。 In this thesis we describe the design of a high-speed encryption chip. The encryption algorithm is DES which is the current industry standard. DES is widely used by the US. Government and in the financial world. Currently DES has become one of the most popular cryptographic algorithms in the world. The DES IC is designed to be used in disk and high-speed network applications. In order to support high-speed and real- time data encryption, we adopt 16-bit data ports on the chip. We also implement four DES operation modes in the chip to reduce off-chip communications. The DES algorithm of each 64-bit data block consists of 16 DES rounds. We implement 2 DES rounds in hardware so that each data block needs 8- clock processing time. Another approach to increase encryption speed is to utilize pipeline architecture; that is, data encryption, data input and data output are executed in a pipeline fashion. In order to reduce chip area, we adopt the shift-register approach so that permutation functions (IP/IP-1) of the DES algorithm and input/output registers share the same circuits. In addition, this approach can reduce the routing area of the permutation functions. Top-down approach and divide-and-conquer method are used in our IC design. We use Cadence and Synopsys CAD tools including Verilog, Design Analyzer and Cell Ensemble to design the IC. The cell library is supported by ITRI CCL and NSC CIC. The timing analysis after logic synthesis and optimization shows that the IC clock rate can reach 33 MHz. The chip area after layout is 6800 x 7400 μm2. We believe that the IC can support 100 Mbits/s data encryption rate.