低功率內嵌式簡化指令集處理器設計

Abstract

近年來，低功率已成為設計最佳化的一項基本要求。由於超大型積體電路密度不斷增 大，消耗的熱能已嚴重影響IC的可靠度、包裝的花費、電池的壽命，尤其在可攜式的 電子產品。可攜式或內嵌式系統由於整體的費用（低功率、面積小、速度夠）比一般 微處理器更適用於消費性電子產品，例如影像和聲音處理器。 本篇論文設計與探討了內嵌式簡化指令處理器（應用在MPEG-2影像解碼器），並比較 兩個不同架構上(4-stage and 5-stage) 的指令pipeline設計困難度、面積、功率、 速度的差別。發現5-stage 在控制電路和ALU 的面積比4-stage 小10% ，消耗功率也 少6%~50%；然而4-stage 完全沒有pipeline stall產生，所以很容易作control 設計 ，control-intensive 的處理器需要讀寫其它模組的控制暫存器，根據MPEG-2程式靜 態分析的結果，有50% 的load/store指令，所以，4-stage 是很合適的pipeline結構 。 為了估算功率消耗，我們在Verilog 模擬環境內，用Verilog 模擬環境內，用PLI 設 計一個使用程式，能計算出每個週期處理器消耗的能量。並由計算的週期消耗能量和 指令行為模態的詳細分析，我們提出了一個(ALU和memory) 指令消耗功率模擬模式， 藉著模擬模式，我們能預測出一串指令程式在處理器上執行會消耗的功率，誤差在20 %以內，而且模擬模式預測的功率消耗能作為指令程式功率最小化工作的一項指標 (cost function)。 最後為了能在軟體階層將功率最小化，我們提出了兩個軟體設計策略，第一是從指令 程式下手：將指令格式相同的儘量放在一起、用相同功能的指令替換原來的指令、等 等。第二針對指令的機器碼，使沒編碼的位元能跟上一個指令中相同位置的值相等， 在指令bus 上能減少4%~9% 的功率消耗。