SA-110微處理器之指令快取記憶體管理單元、資料寫回緩衝器之架構設計及硬體描述語言實行

Abstract

SA-110是32位元多用途精簡指令集微處理器，含有16,384個位元組指令快取記憶體及其管理單元、16,384個位元組間接寫回式資料快取記憶體及其管理單元、指令與資料頁次表暫存區，以及八個資料長度為16個位元組之資料寫回緩衝器。 在本篇論文中，依據SA-110微處理器之架構，設計其中之指令記憶體管理單元，以及資料寫回緩衝器。在此架構中，指令記憶體管理單元使用了二段式位址轉換頁次表的資料結構作為指令位址之轉換，並運用一個專屬之指令頁次表暫存區來存放虛擬位址與所對應的實際位址轉換的資訊，可存放32個位址轉換之資料。以及一個專屬的指令快取記憶體，用來存放欲執行之指令，加快指令存取的速度；而在資料寫入緩衝器方面，包括設計其與匯流排界面單元之間以及與資料快取記憶體之間的溝通界面，和緩衝器之資料清除、資料合併、以及寫回主記憶體之功能。 本研究先使用Verilog暫存器轉移層級模型來設計指令記憶體單元、指令快取記憶體、指令位址轉換暫存區以及資料寫回緩衝器之模組，然後進行模擬並測試每個模組之RTL模式，以驗證其功能之正確性。

SA-110 is a 32-bit general-purpose RISC microprocessor with a 16KB instruction cache (Icache), a 16KB write-back data cache (Dcache), two memory management units (IMMU and MMU), separate 32-entry translation look-aside buffers (ITLB and DTLB), and an 8-entry write buffer combined on a single chip. ITLB and DTLB can map segments, small pages, and large pages respectively. This thesis presents architecture design and RTL implementation of IMMU and Data Write Buffer in SA-110 microprocessor. In this design, the IMMU supports a conventional two-level page table structure and has a dedicated 32-entry ITLB to cache its page table, accelerating the time required. As for the Write Buffer, we design its control logic and the interfaces between Bus Interface Unit and between Dcache. The functions of content's flushing and merging for the Write Buffer are also fulfilled. At last, we implement our design and simulate it to verify each module's functions correctly using Verilog-XL.