考量閘極可靠度之晶片上靜電放電防護電路設計

Abstract

本論文旨在討論由於製程進步與電路結構改變，所造的靜電放電防護設計的問題，並進一步提出解決方案。設計宗旨為不需額外光罩與製程步驟，僅利用電路上的設計來提升靜電放電防護能力。並可將本論文所提出的設計應用於不同製程上，不會侷限於某些特定製程才能達到效果，因此可廣泛地應用在不同晶片設計上。 第一個設計為利用一閘極電壓鉗制電路，將N型金氧半導體的閘極電壓，在靜電放電發生的情況下，有效鉗制在一電位，避免過高的閘極電壓吸引過高的靜電放電電流，燒毀元件的氧化層，藉以有效克服閘極過度耦合效應的問題。本設計並可簡單調整靜電放電時的閘極耦合電壓大小，以應用於具有不同閘極厚度的製程設計。本設計實際驗證於0.35-µm互補式金氧半導體製程。於此驗證中，具有閘極電壓鉗制電路設計的N型金氧半導體，其機器放電模式的靜電放電防護能力獲得30%的改善。 第二個設計為一電源線間的靜電放電防護電路。本設計的特點在於可操作在3.3-V的高電源電壓下，但只使用1-V/2.5-V的低壓元件，且不會有閘極可靠度的問題。本應用特別適用於高/低壓共容輸出/入介面的設計上，並搭配內部電路的設計，無需使用較厚閘極氧化層的3.3-V元件而使用較薄閘極氧化層的2.5-V元件，使電路可應用在較高的操作頻率，縮短產品的市場導入時程，並可避免製程限制的窘境。本設計驗證於具1-V/2.5-V邏輯元件的0.13-µm互補式金氧半導體製程。實驗結果證明本設計在正常工作電壓下具有極小的漏電電流，對靜電放電事件具有極快的反應時間，並具有優異的靜電放電防護能力。 本論文之研究成果已發表於兩篇國際研討論會文，並已投稿至兩篇國際期刊。