H.264/AVC算數編碼器和算數解碼器之硬體架構設計

Abstract

H.264/AVC是最新壓縮標準。與其他標準比較，H264/AVC提供了較高的壓縮效率，但是H.264的複雜度也相對較高。在H.264/AVC有兩種熵編碼法，CAVLC和CABAC。 在二熵編碼法之中，CABAC 能比CABLC節省10-15%位元率。基本上，熵編碼是一種二位元的操作，且一般多功能處理器不能有效率的處裡。在高解析度及時的系統中,給熵編碼用的一個高處裡能力的算術編碼器和解碼器是非常需要的。 在這篇論文裡，我們提出給H.264/AVC用的算術編碼器和算術解碼器之硬體架構。為了增加算術編碼器的處裡能力，架構設計上能擴充到把每個週期可以編碼多個位元。為降低架構上的長路徑，我們在算術編碼器和算數解碼器架構中裡重新安排迴圈中的處裡順序。而且，我們的算數編碼器設計能容易修改去支援JPEG2000。全部設計被用硬體描述語言實現並且在FPGA環境中作過驗證。算術編碼器的最大處裡能力是每秒545百萬個位元，算數解碼器的最大處裡能力是每秒330百萬個位元。他們分別花費9300和3500個邏輯單元。