系統層級靜電放電感測器設計

Abstract

隨著半導體製程技術與積體電路設計的進步，電子產品的運作與控制大都已經使用積體電路晶片來操作。藉由高積集度積體電路的使用，再輔以軔體及軟體的功效，電子系統具有更多樣與更精密的功能。為了增進積體電路的運算速度與降低晶片製造的成本，積體電路中的電晶體尺寸也隨著製程演進而逐漸縮小，而這也使得積體電路對靜電放電(Electrostatic Discharge, ESD)的耐受度下降，也容易在靜電放電的瞬間對積體電路造成破壞。所以ESD在電子產品良率及可靠度上扮演相當重要的角色。 為了防護ESD對積體電路的破壞，可從下面幾點著手。首先是提升元件本身的ESD防護能力，亦即針對防護「人體放電模式標準(Human Body Model, HBM)」，「機器放電模式標準(Machine Model, MM)」及「元件充電模式標準(Charged Device Model, CDM)」ESD保護元件及電路等設計。再來是加強製造、封裝、測試、組裝、及運輸等環境的靜電放電防制(Electrostatic Discharge Control, ESDC)，減少靜電源的產生。此類相關ESDC文件規範可參考ESD Association standard ANSI/ESD S20.20-1999。最後，當積體電路已經安裝到系統電路版上時，在正常工作情形下，還要通過電磁共容(Electromagnetic Compatibility, EMC)的法規管制，而在電磁共容測試標準裡，有一項測試經常造成電子系統的故障，這項測試就是「系統規格之靜電放電測試(System-level ESD Test)」，(IEC 61000-4-2 : Electromagnetic Compatibility (EMC), Part 4-2 : Testing and measurement techniques – Electrostatic discharge immunity test)。 本篇論文目的為設計一個採用 0.13-□m 3.3-V 1P8M CMOS製程技術所實現的系統層級靜電放電感測電路。此感測電路的目的是考慮系統層級靜電放電時，利用此感測電路偵側靜電的發生並記錄，再配合其它軔體或軟體的使用，使電路在受到靜電干擾而故障時，能自動作出回復的動作。量測方式採用IEC 61000-4-2標準，以水平耦合板進行接觸放電測試。同時，測試進行時利用電容及暫態電壓抑制器(Transient Voltage Suppressors, TVS)當雜訊過濾器，以量測電路耐受度與保護元件之相對關係。