次微瓦適H.264/AVC之極高編碼效能位移估測研究

Abstract

本論文旨在提出一次微瓦適編碼標準H.264/AVC之極高編碼效能動態估測研究。硬體設計以Artisan/TSMC 0.13mm (TSMC-CL013G-FSG) 製程實現核心面積0.69mm2於工作電壓1.2V 及時脈頻率20MHz 時提供平均功耗僅0.6 微瓦 (動態功耗0.2 微瓦) 之CIF 30-f/s 即時影像編碼能力。

複雜的編碼預測算術，H.264/AVC 大幅的增進習知影像編碼標準之編碼率-失真表現。肇因於動態估測為主要運算複雜度及計憶體存取頻寬，伴隨著編碼能力的提升，動態估測設計成為了影像編碼系統之實現瓶頸。近年之研究已提出為數眾多之即時、低成本動態估設計實現，然而此間之設計主要基於並非充分之設計指標及設計準則，過度以硬體設計成本為考量因此亦稱之為“硬體導向”設計。不適當的設計準則不但限制了設計易度且大幅犧牲系統效能表現。鑒於習知設計之謬誤，本論文致力提出於一次微瓦設計、具極高編碼效能之動態運算設計方法，該方法主要包含三種最先進之低能設計技巧： 一、預先的巨區塊複製檢測：基於似然率檢定能預先於動態估測前判斷目前編碼巨區塊是否當為區塊複製預測，可有效的移除編碼運算冗餘進而節省操作功耗。 二、適應性之搜尋範圍預測：使用適應性搜尋範圍之搜尋中心偏移區塊比對機制能大幅的增進習知技術之編碼算術效能及動態補償之有效性。 三、內部記憶體最佳化設計：發明一基於製程之高抽象層級設計方法最小化記憶體存取電流修正習知設計之謬誤，大幅的降低資料緩衝處理之存取能耗。

此外，低切換率之差絕對值邏輯設計能降低過去設計 50% 之邏輯面積與能量損耗，有效的減輕全算術平行化之硬體設計成本。為了進一步降低內部記憶體定址功耗，吾人以數學證明一最短距離編碼方法能不需額外設計成本而有效降低定址之邏輯切換率。基於位移向量編碼量主要影響影像編碼之位元數目，本論文亦提出一疊加器架構之位移成本算術方法，有效而低成本的進一步提升最多15% 之編碼效能。

藉由本文之設計方法，相較習知技術，吾人之設計已帶來極重要之功耗與編碼率-失真表現效益，在僅 198.8 微瓦之動態功耗與相同編碼失真條件下，最多將提升編碼效能達50% 以上。簡言之，本文所提出之設計準則、演算法、及架構相較於習知設計能大幅的增進設計指標與系統效能，包含適於先進編碼實現之編碼效率、邏輯面積與功率損耗。