利用控制弦波對齊演算法實現使用於三角積分調變器的內建自我測試電路

Abstract

本論文提出了一個利用控制弦波對齊演算法實現應用於三角積分調變器的內建自我測試電路。為了得到噪聲畸變比 (SNDR) 的值，傳統上所使用的方法為在頻域上作分析，透過快速富利葉轉換法推導而得；本論文所採用的方式則是參考控制弦波對齊演算法的測試流程，分別在時域上作運算以得到訊號功率以及雜訊與諧波失真總功率。經由重新修改了控制弦波對齊演算法的流程後，所提出的內建自我測試架構可免於使用數位運算處理器、記憶體、或是並列式乘法器等會佔據大量晶片面積的電路。為了驗證其可行性，我們使用了一個加入數位可測試設計的二階類比Σ-Δ調變器作為待測電路。經由量測結果得知，經由所提出之輸出響應分析器的分析結果與傳統 FFT 分析法做比較，兩者差異值擁有 0.86 dB 的平均值和 1.07 dB 的標準差。所提出之測試架構同時擁有低成本效益、高測試速度以及高量測精準度等優點，適用於內建式自我測試應用中。

An implementation of a BIST circuitry for sigma-delta modulators based on control sine wave fitting method is presented. Instead of using Fast Fourier Transform (FFT) to derive the signal-to-noise-and-distortion ratio (SNDR) in frequency domain, the pro-posed architecture uses the modified control sine wave fitting procedure to separately calculate the signal power and the total harmonic distortion noise power in time domain. It requires neither parallel multiplier nor complex CPU/DSP and bulky memory thus achieving a low cost. To verify its functionality, a second order de-sign-for-digital-testability Σ-Δ modulator is used as the modulator under test (MUT). Measurement results show that the SNDR difference between conventional FFT results and the corresponding ones of the proposed BIST scheme have a mean and a standard deviation of 0.86 dB and 1.07 dB respectively. The proposed BIST scheme has the ad-vantages of compact hardware, a short test time, and high testing accuracy that make it suitable for embedded BIST applications.