應用於超寬頻無線射頻接收機之CMOS低雜訊放大器與混頻器設計與研究

Abstract

本論文討論應用於超寬頻射頻接收機的高頻電路設計且主要分為兩個主題探討。其中第ㄧ主題是超寬頻低雜訊放大器的分析和設計。第一主題中：探討兩種不同類型的低雜訊放大器：低電壓 (0.75伏特)、低雜訊放大器和電晶體寄生電容回授式低雜訊放大器。為了達到偏壓於0.75伏特，電路主體架構選擇褶疊式疊接組態，量測結果顯示：在供應電壓0.75 V功率消耗11毫瓦的條件下，頻寬3.1-7.5 GHz達到7.5 dB增益，雜訊指數為4.8-7.5dB。電容回授式低雜訊放大器，主要利用低頻的電容回授和高頻的電阻回授形成兩個頻率點匹配，達成超寬頻匹配。量測結果顯示出：頻寬2.7- 12 GHz，輸入端反射係數皆小於-10dB。3dB增益頻寬為1.8-8.3 GHz，功率增益約為10dB。 第二主題為：摺疊式電流再利用式超寬頻混頻器。此超寬頻混頻器量測結果顯示使用-10dBm的本地震盪器，頻寬3.1-8.1 GHz的範圍內，在中頻100MHz，可得到13.5-15.5dB的降頻轉換功率增益，-11.5dBm 三階諧波交會點，和 11-14.5dB DSB雜訊指數，主電路功率消耗為11.3毫瓦。 最後，一個使用0.18um CMOS整合型超寬頻前端電路已被模擬，此超寬頻前端電路也當作此論文的將來專題研究。