完整後設資料紀錄
DC 欄位 | 值 | 語言 |
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dc.contributor.author | 李義明 | en_US |
dc.contributor.author | LI YIMING | en_US |
dc.date.accessioned | 2014-12-13T10:28:31Z | - |
dc.date.available | 2014-12-13T10:28:31Z | - |
dc.date.issued | 2007 | en_US |
dc.identifier.govdoc | NSC96-2221-E009-210 | zh_TW |
dc.identifier.uri | http://hdl.handle.net/11536/88388 | - |
dc.identifier.uri | https://www.grb.gov.tw/search/planDetail?id=1463197&docId=262198 | en_US |
dc.description.abstract | 超大型積體電路元件已進入次45 奈米生產技術,除了傳統製程變異效應,電晶體正面 臨嚴重的隨機摻雜問題。本計畫結合理論與實驗之方法研究隨機摻雜在次20 奈米矽場 效應電晶體電特性的影響。為探討隨機摻雜原子數目與位置對元件性能之衝擊,研究 上將發展微擾理論暨大刻度統計模擬方法,數值求解三維度量子傳輸方程式,來分析 元件重要特性,例如:導通電流、截止電流、臨界電壓、次臨界擺動、以及汲極導致 位障降低等。同時進一步配合元件量測的實驗數據,進行模擬的準確度驗證;探討隨 機摻雜數目與隨機摻雜位置對上述電特性影響之物理機制。研究上亦將推導隨機摻雜 導致的電特性變異數的解析公式(也就是擾動公式),並藉由量測實驗數據的比對,實際 萃取出相對應的等校參數。最後,運用發展的方法量化分析隨機摻雜在次20 奈米低功 率與高速積體電路元件特性與穩定度的影響。同時提出降低隨機摻雜效應在次20 奈米 矽場效應電晶體電特性影響之技術方案。 | zh_TW |
dc.description.sponsorship | 行政院國家科學委員會 | zh_TW |
dc.language.iso | zh_TW | en_US |
dc.title | 隨機摻雜在次20奈米矽場效應電晶體特性擾動之研究 | zh_TW |
dc.title | Random-Dopant-Induced Electrical Characteristics Fluctuation in Sub-20nm Field Effect Transistors | en_US |
dc.type | Plan | en_US |
dc.contributor.department | 國立交通大學電信工程學系(所) | zh_TW |
顯示於類別: | 研究計畫 |