針對數位訊號處理器架構探討低功率消耗及降低程式儲存容量之指令排程法

Abstract

在以往數年中，我們已在國科會的資助下，深入研究過多處理機系統及平行 編譯技術二個領域，最近則針對數位訊號處理器架構，尤其是包含多重資料記憶 體模組及異質性暫存器集合者，探討高效能指令排程法縮短執行時間。自從可攜 帶型電子裝置逐漸普及之後，關於低功率消耗和降低程式儲存容量二個研究議題 也格外受到重視。有鑑於多媒體通訊的蓬勃發展，數位訊號處理器的需求與日俱 增，但影響其效能甚鉅的相關編譯技術，功能卻往往不如預期。因此在本計畫中， 我們將根據以往的研究經驗，持續針對不規則性頗高的數位訊號處理器架構，探 討及設計完整的指令排程法，同時以縮短執行時間、低功率消耗及降低程式儲存 容量為目標。 根據相關研究，數位訊號處理器架構的編譯過程可分成五個步驟： uncompacted code generation、code compaction、memory bank assignment、register assignment及storage assignment。之前我們已經提出一個涵蓋前四個步驟的指令 排程法，可以有效縮短執行時間，在本計畫中我們將對其做延伸，加入低功率消 耗及降低程式儲存容量二個排程議題的考慮。本計畫主要提出的項目大致可分為 二個方向：1) 設計低功率消耗指令排程法：使用編譯技術降低功率消耗有多種 方式，我們從中挑選operand reutilization 機制與之前提出的排程法整合，藉由令 相鄰運算中其中一個運算元維持不變的方式，達到低功率消耗的目的。另外也將 利用retiming技術開發出原本隱藏在迴圈之中的operand reutilization，進一步降 低消耗的功率。2) 設計storage assignment演算法：由於DSP 架構僅提供較簡單 的定址模式，必須妥善規劃變數在記憶體中的儲存順序並配合位址暫存器的使 用，才能減少位址計算指令的產生，間接降低程式儲存容量。我們之前提出的指 令排程法並未考慮storage assignment 問題，在本計畫中將針對這個步驟設計演 算法，以彌補之前研究不足的部分。除了以上排程法的設計，在之前的相關研究 計畫中，我們已制定數學模組可用來初步評估新方法，若是時間允許，也會實作 相關模擬評估環境，將新方法做完整的測試評估。