高速序列傳輸電路之自我測試設計、實作、與分析

Abstract

本計劃的主要內容在針對高速序列傳輸的自我測試技術，做一個完整的設計，以及透徹的分析。一個高速序列傳輸電路包括有三個重要的模組，鎖相迴路、傳輸器、接收器。這三個模組的自我測試各有不同的重點。鎖項迴路的模組，主要在於時脈抖動的量測，因為這個部份必須達到PS的準確度，這個部份我們已經有初步的結果。在傳輸電路的自我測試上，主要在於眼狀圖眼開 (Eye Opening) 的量測，這裡有兩項工作，一是眼緣 (Eye Transition Edge) 的抖動量測，二是眼高的量測。前一項我們採用數位的方式量測以減少不準度與硬體設計的難度，後者我們將改進我們在ASPDAC 2003邀稿論文中的方法以應用於高速。在接收器的自我測試上則以Jitter Injection Filter 為重點，如何有效而且在管控下控制眼狀圖的眼開大小，這樣我們才能夠測試接收器對信號整合度 (Signal Integrity) 的容忍程度。當三個模組整合起來以後，最為經濟的方法就是迴授錯誤率的測試 (Loop Back Bit Error Rate Test) 。然而這個方法有許多缺陷，例如他無法測知與規格的間的差距，以推估測試的餘域 (Margin)。在此，我們計畫根據前三者所量到的數據，推算BER的餘域，如此才能真正的使用於實際測試上。 本計劃預計在三年後，設計一個5~6Gbps的LVDS傳輸接收電路。針對鎖相迴路、傳輸器、接收器我們將各設計一個合適的自我測試模組。整體傳輸接收器部分，我們將設計一個迴授位元錯誤率的測試模組。最後，我們將交叉比對測試結果，推導出一個實際的位元錯誤率與眼開餘域的關係。基本上，我們希望透過實作與實測來做為推導的依據，修正公式推導的盲點，而非以純數學的方式來推導公式，畢竟在PS的領域內，所有的公式推導會面臨到非線性電路特性的極限，就如同奈米級電路設計一般。 (本團隊已經有5Gbps Transmitter、2.5GHz PLL、2.5Gbps CDR、PS抖動量測的能力，詳見計畫書內容)