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dc.contributor.author簡昭欣en_US
dc.contributor.authorChien Chao-Hsinen_US
dc.date.accessioned2014-12-13T10:30:44Z-
dc.date.available2014-12-13T10:30:44Z-
dc.date.issued2005en_US
dc.identifier.govdocNSC94-2215-E009-085zh_TW
dc.identifier.urihttp://hdl.handle.net/11536/90409-
dc.identifier.urihttps://www.grb.gov.tw/search/planDetail?id=1144843&docId=219671en_US
dc.description.abstract本計劃為三年計劃,目的是新式元件結構奈米微晶粒記憶體奈米元件的製程。 在單晶矽鍺/鍺/形變矽薄膜與高介電常數材料方面,由於元件尺寸的不斷縮微,閘極氧化 層的厚度也必須隨之減少。然而閘極氧化層變薄,隨之而來的高閘極漏電流會使電晶體的特 性變差,元件消耗的功率變大。我們提出的計畫裡,使用高介電材料:氧化鉿、氧化銫的特 性讓元件在相同的電流驅動能力下,擁有較厚的物理閘極介電層,避免介電層太薄所產生的 穿隧效應與漏電流,能有效的減少閘極漏電流。 在以矽鍺/鍺/形變矽薄膜為通道金氧半場效電晶體的方面,為了增加積體電路之速度,金 氧半場效電晶體使用矽鍺/鍺/形變矽薄膜來增加元件速度、載子遷移率。然而在矽鍺/鍺/形變 矽薄膜與高介電常數材料的接面,會產生介面缺陷、磁滯效應等問題,我們將研究如何減少 產生介面缺陷、磁滯效應以提高元件效能。 新穎的金氧半場效電晶體製作方面,整合奈米晶體微粒與超薄矽基板之技術開發單電電 晶體奈米記憶體元件,增加元件的密度,提高元件速度與效能,將會是我們在本計畫中研究 的方向之一。 在我們的計畫中,第一年主要研究沉積單晶矽鍺/鍺/形變矽薄膜與高介電常數材料製作 金氧半場效電容元件。第二年則整合金氧半場效電容最佳化條件的成果完成金氧半場效電 晶體,並對各部分之可靠度作量測及分析。第三年主要是建立一個最佳化的製程以供新穎 之奈米元件結構所使用,並且分析在新穎的金氧半場效電晶體元件上之物性及電性分析與 探討,並對各部分之可靠度作量測及分析。zh_TW
dc.description.sponsorship行政院國家科學委員會zh_TW
dc.language.isozh_TWen_US
dc.subject矽鍺/鍺/形變矽zh_TW
dc.subject氧化鉿zh_TW
dc.subject氧化銫zh_TW
dc.subject磁滯zh_TW
dc.subject奈米晶體微粒zh_TW
dc.subject超薄矽基板zh_TW
dc.subject單電子電晶體zh_TW
dc.title新式元件結構奈米微晶粒記憶體(I)zh_TW
dc.titleNovel-Device-Structure Nanocrystal Memory(I)en_US
dc.typePlanen_US
dc.contributor.department國立交通大學電子工程學系及電子研究所zh_TW
顯示於類別:研究計畫


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  1. 942215E009085.PDF

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