奈米CMOS之前瞻射頻類比電路設計-子計畫二：奈米CMOS射頻類比電路之可靠度設計與研究(1I)

Abstract

在射頻積體電路(RF IC)的應用上，靜電放電防護電路(ESD protection circuit)不只需 要夠高的靜電放電損壞臨界電壓，以確保其足夠的靜電放電防護性能，還必須擁有夠 低的寄生電容值與電阻值，以降低電阻電容延遲(RC delay)，隨著積體電路製程的演 進，互補式金屬氧化合物半導體元件之閘極氧化層越來越薄，電晶體閘極所能承受之 崩潰臨界電壓日益下降，而且射頻電路的工作頻率日益升高，如何在20GHz～60GHz 的高頻段中，設計能及時提供有效靜電放電路徑的靜電放電防護電路，並降低由靜電 放電防護電路導致的雜訊，將會是一個重要的研究主題。隨著CMOS 製程由深次微米 (deep submicron)進步到奈米(nanometer)，系統操作電壓也由以往的3.3V 到現今小於 1V，許多元件和電路系統上的問題也隨著製程的進步一一浮現，以系統應用規格而言 並沒有隨著製程進步隨之將操作電壓隨之往下降，這是因為低電壓操作類比電路設計 設計十分困難，另一方面也因為系統的操作電壓並沒有隨之往下降，造成在系統晶片 所使用的製程上能需要以往較高電壓的元件，以避免CMOS 元件遭受破壞進而影響電 路系統的性能，然而增加能承受較高電壓的元件需要額外的製程與光罩，增加了系統 晶片製程成本。這些問題隨著製程越先進也越來越嚴重。 本計畫將以130nm～90nm 之奈米CMOS 技術建立靜電放電防護元件的高頻元件模 型，設計具有靜電放電防護能力之射頻積體電路，並設計在20GHz~60GHz 具有良好 阻抗匹配與極小寄生電容值的射頻積體電路之靜電放電防護電路，與具有低寄生電容 值與高銲線固著度的銲墊(pad)，以及新型態具有慢波速(slow-wave)傳遞特性之傳輸 線。最後，將設計具有靜電放電防護電路的低雜訊放大器、混波器，與功率放大器， 以提供射頻積體電路實際產品之應用。除此之外，本計畫將研究並設計新型操作電壓 低於1V 的能隙參考電壓產生器電路，提出新型低電壓能隙參考電壓產生電路設計方 法，並將研究深次微米中CMOS 元件本身遭受破壞後對類比電路設計中一些重要參數 上的改變，發展出新型的電路設計技巧來避免在奈米CMOS 可能發生的可靠度問題。 最後，並針對在奈米CMOS 製程中閘極漏電流對類比積體電路的影響做深入的分析並 提出補償方法。預計完成的主要電路元件有：慢波速傳輸線之阻抗匹配、適用於20GHz ～60GHz 靜電放電防護元件模型、新型低電壓能隙參考電壓產生器、新型奈米製程類 比積體電路設計技術。本計畫主要研究主題包括 : 1. 慢波速傳輸線之阻抗匹配 (Impedance Matching with Slow-Wave Transmission Line)：具有慢波速傳遞特性之新型態傳輸線，憑藉慢波速傳遞的特性，可以使用較短 的傳輸線長度，達成與傳統方式相同的阻抗匹配效果。 2. 適用於20GHz～60GHz 靜電放電防護元件模型 (ESD Protection Device Suitable for 20GHz～60GHz )：將建立適合使於20GHz～60GHz 的高頻段之靜電放電防護元件模型 搭配子計劃一建立的射頻電路元件模型，達到輸入阻抗匹配與靜電放電防護電路設計 共同設計(co-design)的目標。 3. 低電壓能隙參考電壓產生器 (Low Supply Voltage Bandgap Reference)：低電壓能隙參 考電壓產生器的目的在於提供足夠的一個穩定請和溫度變化無關的標準參考電壓源， 以降低溫度變化對CMOS 電路元件的影響，對整個系統的性能有決定性的影響，並針 對電路輸出電壓的溫度係數的特性改善外，也將設計使其有較高的電源雜訊拒斥比。 4. 新型奈米製程類比積體電路設計技術 (New Analog Integrated Circuit Design of Nanometer CMOS Technology)：新型奈米製程類比積體電路設計技術的目的在於提供 一個新的設計技術，改善在奈米CMOS 製程元件本身的可靠度和閘極漏電流問題對類 比積體電路所產生的影響。