張力型矽鍺奈米CMOS元件通道工程及可靠性關鍵問題研究(I)

Abstract

當CMOS 元件的通道長度微縮至100 奈米以下，降低氧化層厚度及提昇通道載子移動 率(mobility)，可以大幅提昇驅動電流大小。後者以提昇通道載子移動率較前者採用 high-k 材料為佳。因此，改變通道結構以提昇通道載子移動率，是一可行方式，其有 效的方法之一是將通道中加入矽鍺材料以改變矽通道的張力(strain)。最普遍的方法是 將矽通道層長在矽鍺層(SiGe)上面。然而，鍺材料的加入，會擴散至矽通道或SiO2/Si 界面，而導至可靠性的問題。另一方面，截至目前，該類元件的熱載子及負偏壓不穩 特性(NBTI)的研究，尚付之闕如。因此，該類元件在未來的工業實用上，仍有一段很 長的驗證過程待克服。本計劃的目的有二：其一是該元件通道中，鍺含量的最佳化設 計及CMOS 元件的設計採用混合式晶格方向(hybrid orientations)通道，另一則是研究更 先進的可靠性量測與分析技術。 本計劃為期三年。第一年目標是研製張力型矽/矽鍺(strained-Si/SiGe)通道CMOS 元件 及界面與可靠性的量測方法研究。首先，我們將製作SION 閘氧化層45-90nm strained Si/SiGeCMOS 元件一批。其次，探討界面的分析方法，尋找Ge 含量與可靠性的相關 性，以尋求元件的最佳化，最後，則是研究該類元件的NBTI 特性。 第二年計劃，我們將採用不同的通道結構，亦即成長(110)方向的矽通道於SiGe 層上， 製作N 型與P 型MOSFET 元件，並進一步驗證元件性能與熱載子、負偏壓不穩特性 (NBTI)等可靠性。這些結果待與第一年的(100)方向的矽通道元件的性能與可靠性做比 較。 第三年計劃，運用前二年製作的元件，探討該類元件採用不同晶格方向(orientations)， 以平衡N-MOSFET 與P-MOSFET 的移動率。最後將找出最佳性能與高可靠度的元件 組合。這些結果，有助於建立下一世代高速低功率奈米CMOS 元件採用strained-Si/SiGe 結構的元件設計準則。