Sigma-Delta調製A/D轉換器取樣頻寬極限之探討

Abstract

Sigma-Delta modulation A/D Converter 是基於DSP 技術之A/D 轉換器，在10K Hz 以下之應用，例如控制和baseband 音訊等，有高解析度和低複雜度等優點。雖然Sigma-Delta modulation A/D Converter 的效能在數十K Hz 以上可能快速下降，好在傳統的控制應用很 少需要過多的頻寬。另一方面，數mega 到數十mega Hz 以上高頻的應用，例如通訊和多媒 體等，則多仰賴複雜度高的Pipelined A/D Converter。兩種A/D Converter 在複雜度、應用和 功能上有著很大的gap。 隨著半導體和微機電技術的進步，A/D Converter 在控制的應用上有著新的挑戰。一 方面微機電技術及微機械技術製作出許多inertia 小、反應快的微機電系統，對取樣頻寬 的要求快速增加，使得傳統1-bit Sigma-Delta modulation A/D Converter 面臨應用的瓶頸。 另一方面，目前嵌入式系統的趨勢(以及更進一步SoC 的趨勢)再再要求A/D Converter 能做到低面積、低能耗，因此Sigma-Delta modulation 的技術不是pipelining 或其他A/D 技術能取代。 本計劃旨在探討sigma-delta modulation 類比/數位 轉換器取樣頻率的極限。我們將 focus 在two-order noise shaping 的架構，然後在固定解析度(e.g., 14 bits)的條件下，探討輸入 訊號頻寬與power dissipation, area, DA feedback linearity, dynamic range 等的關係，以建立適當 的模式(model)來描述整個複雜度，從而由不同的角度去瞭解極限之所在，作為設計之取捨。 為了簡化問題，我們從幾個sub problem 著手：1. Switched-capacitor integrator. 雖然提高 over-sampling rate 可以增加resolution，但也會增加power 及area。我們希望從複雜關係中導 出簡單的tradeoff 模式。2. Multi-bit quantization. 當輸入訊號頻寬增加時，為了維持解析度， 必須應用flash AD converter 取代1-bit quantization，但是power 及area 會隨flash 的 bit 數快 速增加。3. D/A compensation for linearity.利用multi-bit quantization 的同時，需要額外的電路 補嘗D/A 之線性度。 深入探討上述局部問題後，我們希望建立整體模式，並identify 隨輸入訊號頻寬線性增 加與指數增的部份，從而瞭解在目前技術下，取樣頻率的極限。如此，除了指引未來sigma-delta modulation 之研究方向外，亦可指明必須銜接到其他AD 技術(e.g., pipelined AD)之條件。