軟體無線電之數位前端訊號處理技術研究(I)

Abstract

近年來由於網際網路及無線通訊的快速需求，越來越多無線傳輸系統及標準 問世，為了支援多重標準多模式傳輸系統於單一平台，軟體無線電(Software Define Radio, SDR)因而隨之興起，這種利用軟體來重新組態(reconfigurable)硬體 使其能支援多重無線系統發收的概念引起目前世界上重要的研究機構的重視並 投入相當的人力進行研究。其中一個重要主題是如何提供適當的軟體無線電硬體 平台，為了滿足系統所需的龐大運算量， 並提供足夠的重新組態能力，一個具 可程式化訊號處理器(programmable DSP)及可重組態硬體加速器(Reconfigurable Hardware Accelerator)的混合架構被認為最佳的單晶片解決方案，然而為實現此 架構，可重組態的前端無線信號處理(front end signal processing)是必須的功能， 因為它必須能處理多重標準及系統的無線信號，傳統的作法是使用多個射頻及類 比電路模組來支援多重無線信號，此作法需要及高的硬體成本並不實際，有效的 作法是將無線信號先進行中頻數位化(IF digitization)，利用可重組態數位降頻 (digital downconversion)、數位式訊號率轉換(digital sampling rate conversion)及數 位頻道選擇(digital channelization)等快速前端數位信號技術，以數位方式來支援 多重系統標準之無線信號，降低成本，並避免由射頻電路所造成的信號失真。 本計畫欲延續先前之計畫並以其為基礎，進一步針對前端數位信號技術加以 研究，產出具體的研究成果，計畫中將對前端數位信號技術加以研究並研發適合 高速電路之運算架構，其主要題目包括: (1) 快速低成本數位降頻器(Digital DownConverter, DDC)及訊號合成器(Direct Digital Synthesizer, DDS) 。 (2) 具低運算量之高效能訊號率轉換器(Sample Rate Converter, SRC) 。 (3) 用於時間同步(Timing recovery)之低成本可調分式延遲內插率波器(Arbitrary Factor Fractional Delay Interpolation) 。 針對以上題目，目前我們已有初步的解決方式，我們將會提出一個修正板 CORDIC 演算法來避免在運算旋轉角度時的減法借位傳遞(carry propagation)問 題，減低critical path 加快電路速度，配合布式(Booth)或canonic signed digit 等編 碼，我們可得到一個低成本CORDIC 電路來應付高訊號率之數位降頻工作。 我們也將提出一個低成本以平行CIC(Cascaded Integrator Comb)率波器架構 為主之訊號率轉換器電路，利用多重解析度(Multi-resolution) B-spline 及頻譜可 塑(spectrally-shaped)取樣時間振動(sampling jitter)等技術，我們將發展更佳的訊 號率轉換演算法，使我們能用較低成本的運算架構就能來提供高效能的訊號率轉 換器，同樣的技術也將運用在發展高效能可調分式延遲內插率波器電路上。 此計畫的主要目標是要發展前瞻的數位訊號處理技術使其能實現成為合乎成 本效益的積體電路，最終目的是將數位前端處理積體電路與射頻及類此前端電路 整合為完整系統。