以智財單元為基系統晶片設計之測試與可測試設計技術研究(II)

Abstract

SOC 之驗證測試為一極端困難複雜之問題，尤其在深次微米技術下一些新 的現象使得原本測試方法需要新的考量，其測試解決方法之研究是一常年耗時之 工作。本計畫即係一本於前三年之一研究SOC 測試及可測試性設計畫基礎與成果 所提出之延續計畫。計畫以三年期分年在深次微米SOC 測試之下列問題，作一深 入探討研究: (一) 障礙測試之新方法與可測試性研究，特別是: (1)研究利用一線路之 inertia delay 發展出一新的路徑延遲障礙測試方法; (2) 基於一振盪信號 測試方法發展出一應用於SOC 環境中之自我測試架構; 並(3)發展一個能 內建於晶片中自我測量路徑延遲的測試線路。 (二) 振盪環測試法之再深入研究及應用，特別是: (1) 應用振盪環測試法測 試SOC 晶片中匯流排接線中之cross-talk 障礙; (2) 發展一考慮振盪環測 試法之序向電路之自動合成方法，以使合成之序向電路於應用振盪環測試 時，障礙涵蓋率可大幅增加; (3)合併振盪環測試法與iddt 電流測試法以測 試open, short 及clock line 之諸障礙; (4) 結合振盪環測試法與上述(一)之 inertial delay 新的路徑延遲障礙測試方法，來測試cross-talk 障礙。 (三) 類比與混合信號線路之測試，特別是: (1) 研究於SOC 環境下之PLL 線路的一個自我量測線路; (2) 研究一建置於SOC 環境下之DAC 自我測 試線路; (3) 一個新的以統計方法來測試於SOC 環境下之 ADC; (4) 研究 一演算法來改進於DSP 方式測試混模電路時，輸出響應之DFT 轉換之速 率; (5) 研究對混合信號電路以DSP 方式測試時其參數障礙與測試特徵之 關係。 (四) 設計一商業晶片，將以前或上述發展出來之技術應用於其可測試性設 計中增加其可測試能力，作為對發展出來之各項測試或可測試擋設計技術 作一驗證。