超大型積體電路之測試與可測試性設計

標題:	超大型積體電路之測試與可測試性設計 Testing and Design for Testability for General VLSI
作者:	李崇仁國立交通大學電子工程學系
關鍵字:	超大型積體電路;可測試性;延遲障礙;障礙模擬;網路測試;VLSI;Testability;Delay fault;Fault simulation;Network testing
公開日期:	1996
官方說明文件#:	NSC85-2215-E009-026
URI:	http://hdl.handle.net/11536/96160 https://www.grb.gov.tw/search/planDetail?id=231477&docId=42172
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