平行運算電子設計自動化技術研究-總計畫( I )

Abstract

在晶片製造過程中，由於邏輯閘與標準電路單元的數目隨著莫爾定律成長，所需處理與考慮的問題也將更趨於複雜。奈米製程的設計中會有比次微米製程設計中更多需要處理的問題，傳統晶片輔助設計的演算法如擺放、佈局及繞線需要處理的邏輯閘數將達到億萬等級，速度將成為最重要的考量。如何面對邏輯閘數目的成長及解決深次微米與奈米時代等問題，平行化處理成為最佳解決方案之一。倘若能將耗時數天的工作項目藉由平行化縮短成數個小時就能達成，平行化處理就是需要且必要考量的項目，而且除了邏輯閘數目的上升，電性訊號問題的增加也是呈現指數性的增加，如果沒有工具能同時對這些效應加以迅速的處理，且沒有足夠的研發與驗證時間，設計晶片之可靠度與良率將大幅下降，或是為了增加良率而拖延了上市時間，這樣會大幅提高晶片設計的成本，將因此讓晶片在國際與市場上的競爭力下降。有鑑於此，我們提出六個子計畫來針對目前尚未成熟的工具平行化，加入叢集與雲端運算，並在設計流程中互補，包括：(1) 在多核心運算平台中建構應用於三維積體電路之平行設計自動化環境(2) 混合電路擺放平行分散最佳化研究(3) 在圖形處理單元平台上針對繞線演算法的平行化最佳化研究(4) 設計變更平行最佳化(5) 在處理器陣列與多電腦系統上的平行化測試向量產生演算法設計(6) 平行化多核心系統測試方法這個計畫提案將可提供在這方面技術發展之突破，提升學界在平行化上之相關EDA 工具開發與研究，並可以培養出兼顧設計流程與平行化設計之國內EDA人力資源，進而加快台灣在智慧電子設計產品的上市時間。